Разработка стенда для исследования схемы синхронного RS-триггера

дипломная работа

1.1.5 Схемы реализации RS-триггера

Для построения динамических триггеров любых типов наиболее часто используются 3 типа схемных решений:

6-элементная схема;

2-х ступенчатая схема;

схема "с запрещающими связями" .

Так называемая 6-элементная схема синхронизации фронтом принципиально включает запоминающий элемент, который в течение времени tc действия синхроимпульса обеспечивает управление состоянием асинхронного RS-триггера. В синхронизируемых фронтом RS-триггерах (рис. 15) схемы синхронизации триггеров фронтом построены на логических элементах DD1--DD4 типа ИЛИ--НЕ (а) или И--НЕ (в). RS-триггер на элементах ИЛИ--НЕ синхронизируется отрицательным фронтом (на элементах И--НЕ -- положительным фронтом). Пунктирной линией на схеме показан принцип подключения RS- входов для асинхронной установки/сброса в начальное состояние (независимо от тактируемых информационных входов и самого входа синхронизации).

Размещено на http://www.allbest.ru

Рис. 15. RS-триггер с динамическим управлением ( 6-элементная схема): а) схема на элементах ИЛИ--НЕ; б) ее условное графическое обозначение; в) схема на элементах И--НЕ ; г) ее условное графическое обозначение

Рассмотрим работу схемы на элементах ИЛИ--НЕ (рис. 15,а). Когда C=I на выходах элементов DD3 и DD4 поддерживаются уровни «логического 0», что обеспечивает режим хранения для асинхронного триггера DD5. Входы S и R на состояние DD3, DD4 влияния не оказывают, так как уровень С = 1 является доминирующим. Пусть непосредственно перед отрицательным фронтом синхроимпульса на информационных входах установилась комбинация входных сигналов S = 1, R =0 (т.е. выход DD1=0, а выход DD2=1). Тогда при переключении входа С из «1» в «0» на выходе DD4 сохраняется «0»,а на трех входах элемента DD3 имеем «0», что приводит к установлению на его выходе уровня «1».Эта «1» подается на входы DD1 и DD4, блокируя переключение их внешними сигналами. Поэтому в течение времени ta действия уровня C = 0 триггер не реагирует на переключения управляющих входов S и R . Так как на входах DD5 имеем S = 1, R =0 , то триггер устанавливается в состояние «1». Аналогично происходит установка триггера в состояние «0». Комбинация сигналов S = R = 1 по прежнему является запрещенной, поскольку в этом случае по отрицательному фронту синхроимпульса происходит состязательное переключение триггера на элементах DD3, DD4 в одно из двух возможных состояний, которое автоматически переписывается в триггер DD5.

Аналогично построен и функционирует синхронизируемый положительным фронтом RS-триггер на элементах И--НЕ (рис. 15,в). Полярность синхронизирующего фронта на условном графическом обозначении (рис. 3.1152,б, г) показана косой линией на входе С.

Длительность переключения tпер и минимальная длительность входного сигнала tвх.min для синхронизируемых уровнем и фронтом RS-триггеров одинакова и составляет :

tпер = tвх.min = 3tзд. р. ср , (2)

где tзд. р. ср, -- средняя задержка распространения одного вентиля.

Другой разновидностью динамической реализации являются двухступенчатые схемы. Прием информации во входную и выходную ступени разрешается поочередно. Следствие этого -- практически нулевое время выдержки tH, необходимое для блокировки информационных входов после разрешающего фронта синхросигнала, что позволяет реализовать любые типы триггеров без опасных временных состязаний. В то же время схемы этих триггеров более сложные, чем 6 -элементные схемы, а их быстродействие несколько ниже.

Двухступенчатые триггеры строятся несколькими способами: с разнополярным управлением ступенями (рис. 16, а), с инвертором (рис. 16, б)

Рис. 16. Схема двухступенчатого триггера: а) с разнополярным управлением; б) с инвертором

В первом варианте поочередное тактирование ступеней очевидно, поскольку ступени имеют разнополярные синхровходы. Во втором варианте ступени идентичны по синхровходам, а для их поочередного управления в цепь тактовых сигналов включен инвертор. В такой схеме возможны временные состязания сигналов: входной триггер состязается с инвертором. Если триггер переключится быстрее инвертора, то его новое состояние может успеть "проскочить" в выходной триггер, т. к. инвертор не успеет блокировать входы этого триггера. Несмотря на это, вариант с инвертором находит широкое применение (однородность элементной базы), при его проектировании просто заботятся об обеспечении нужного соотношения задержек инвертора и входного триггера. Разрешающее время по входу синхронизации и минимально допустимая длительность синхроимпульса двухступенчатого триггера составляют :

;

tрас=7t зд.р.ср. (3)

В качестве RS- триггера по схеме "с запрещающими связями" может быть использован JK- триггер (отличия в работе триггеров будут наблюдаться только в случае комбинации входных сигналов R=S=1, которая для RS- триггера является запрещенной). Пример схемы на элементах И--НЕ приведен на рис 3.19. В чистом виде (без обратных связей с выходов М-ступени на входы S- ступени ) RS- триггер по схеме «с запрещающими связями» не строится, поскольку в случае комбинации сигналов R=S=0, возможен прозрачный режим асинхронной записи.

Делись добром ;)