1.1.8 D-триггер

Триггером D-типа, известным под названием триггера задержки, называют логическое устройство с двумя устойчивыми состояниями и одним информационным входом D (от англ. Delay -- “задержка”). Закон функционирования триггера D-типа приведен в табл. 5 и аналитически описывается уравнением:

То, что триггер имеет один информационный вход, в ряде случаев является достоинством триггеров D-типа по сравнению с триггерами с двумя информационными входами, поскольку в 2 раза сокращается число межкаскадных связей, требуемых для передачи информации. Именно в силу этого положительного свойства триггеры D-типа весьма широко применяются в интегральной схемотехнике при проектировании цифровых устройств.

D-триггер обычно строится на основе двухтактного RS- или JK-триггера. Он предназначается для хранения состояния (1 или 0) на один период тактовых импульсов (с задержкой на 1 такт). Таблица его переходов отражена в табл. 5. На рис.19, а и б представлены варианты его построения, а на рис.19, в - его условное обозначение.

Табл. 5. Таблица переходов D-триггера

Рис. 19. D-триггер: a- функциональная схема на основе RS-триггера;

б- функциональная схема на основе JK-триггера;

в - условное обозначение

Ещё проще реализуется D триггер на КМОП логических элементах. В КМОП микросхемах вместо логических элементов "И" используются обычные транзисторные ключи. Схема D триггера приведена на рис. 20.

 
Рис. 20. Схема D триггера, реализованная на КМОП элементах

При подаче высокого уровня синхросигнала C транзистор VT1 открывается и обеспечивает передачу сигнала с входа D на инверсный выход Q через инвертор D1. Транзистор VT2 при этом закрыт и отключает второй инвертор, собранный на транзисторах VT2 и VT3. При подаче низкого потенциала на вход C включается второй инвертор, который вместе с инвертором D1 и образует триггер.

Во всех рассмотренных ранее схемах синхронных триггеров синхросигнал работает по уровню, поэтому триггеры называются триггерами, работающими по уровню. Ещё одно название таких триггеров, пришедшее из иностранной литературы - триггеры-защёлки. Легче всего объяснить появление этого названия по временной диаграмме, приведенной на рис. 21.

Рис. 21. Временная диаграмма D триггера (защелки)

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на вход этого триггера.

Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы "защелкиваются" в этот момент, отсюда и название - триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту.