Проектирование операционных устройств с микропрограммным управлением

курсовая работа

2.2 Построение структурной схемы

Блочная схема устройства приведена на рисунке 6. На рисунке 6 опущены соединения БИС SOPC с загрузочным ПЗУ и схемой тактового генератора. Элементы структуры должны опираться на ресурсы программируемой логики кристалла Е5 (CSL -логики). Функциональное назначение блоков следует из их названий. Схема укрупненно отображает следующие процессы.

Блок Cnt_Adc отвечает за управление отдельными циклами преобразования и запись одиночных данных от аналого-цифрового преобразователя в промежуточном регистре. Блок обеспечивает прием блока данных заданной длины и формирует сигналы, требуемые для записи принимаемых от АЦП данных в ОЗУ МП.

Блок Cnt_cmp обеспечивает процедуру сравнения сигналов, поступающих в порты МП А и В, и формирует необходимые внешние сигналы управления "больше", "меньше" или "равно". Выбор рабочего канала определяется входным сигналом В/С.

Следующим шагом является обоснованный выбор средств, при помощи которых будут проектироваться отдельные фрагменты проекта. Как правило, специфические характеристики, свойственные проектируемым фрагментам, позволяют определить рациональность применения того или иного проектного средства. Для данного проекта, в аппаратной части Е5 можно выбрать ряд блоков, реализация которых целесообразна с привлечением различных средств. операционный микроконтроллер схема

Для реализации блока управления приемом информации от аналого-цифрового преобразователя (блок cnt_Adc) будем ориентироваться на возможности, предоставляемые компилятором Synplify фирмы Synplicity. Окончательным результатом работы компилятора при этом будет импортируемый модуль на языке EDIF. Поскольку в качестве входной информации для Synplify должен использоваться текстовый файл на языке VHDL, то для подготовки текстового описания этого блока будут применяться программные пакеты фирмы Mentor Graphic. Представляется следующая последовательность работ: графический ввод и составление тестовой процедуры Test-Bench с использованием САПР HDL Designer, а затем верификация полученного VHDL -описания с помощью САПР Model Technology.

Рисунок 6 - Блок-схема устройства, реализуемого программируемой CSL-логикой кристалла Е5

Делись добром ;)