1 Описание функций и синтез структуры устройства
В данной работе требуется спроектировать преобразователь кода из прямого двоичного в циклический код Джонсона, при этом входной 4-разрядный код подается параллельно, а результат преобразования выдается последовательно.
В таблице 1 представлены входные и выходные данные разрабатываемого устройства.
Таблица 1 -Входные и выходные данные устройства
Число |
Двоичный код |
Циклический код Джонсона |
|
0 |
0000 |
00000000 |
|
1 |
0001 |
00000001 |
|
2 |
0010 |
00000011 |
|
3 |
0011 |
00000111 |
|
4 |
0100 |
00001111 |
|
5 |
0101 |
00011111 |
|
6 |
0110 |
00111111 |
|
7 |
0111 |
01111111 |
|
8 |
1000 |
11111111 |
|
9 |
1001 |
11111110 |
|
10 |
1010 |
11111100 |
|
11 |
1011 |
11111000 |
|
12 |
1100 |
11110000 |
|
13 |
1101 |
11100000 |
|
14 |
1110 |
11000000 |
|
15 |
1111 |
10000000 |
Структурная схема преобразователя кода приведена в НУФМ.431231.001Э1. Основные входы и выходы устройства:
- вход тактовой частоты Clock;
- вход разрешающего сигнала Enable;
-четырех и восьмиразрядная входная DV[0…3] и d00…d07 шины данных;
- выход восьмиразрядного слова в последовательной форме Q;
- выходCs, показывающий достоверность выходящего кода.
Устройство функционирует следующим образом: перед началом работы происходит очистка сдвигового регистраDD19, осуществляемая подачей высокого уровня на вход R. В это же время на вход подается 4-разрядное двоичное слово, которое защелкивается в параллельном регистреDD0…DD3.В схеме используется мультиплексорDD20…DD27, на его входы подаётся код Джонсона.
Двоичное слово из параллельного регистра DD0…DD3подается на адресные входы мультиплексора, и на выходе мультиплексора мы получаем код Джонсона в параллельной форме. В это время счетчик состоящий из двух D-триггеров DD4 и DD5 отсчитывает 2 такта, на которые сигнал задержался в параллельном регистре и мультиплексоре. Затем логическая «1» поступает на вход END-триггераDD16, который разрешает сдвиг сдвиговому регистру, а также на вход Lрегистра, который разрешает прием с мультиплексора кода Джонсона в параллельной форме. Как только начинается сдвиг параллельного кода в регистре, включается счетчик состоящий из 8 D-триггеровDD6…DD13, который отсчитывает 8 тактов. На выходе счетчика логическая «1» инвертируется в «0», и поступает на вход RD-триггера DD16, а затем на вход ENсдвигового регистра, что запрещает дальнейший сдвиг регистру, также логическая «1» поступает на элемент ИЛИ-НЕDD18, а затем на вход Rсдвигового регистра и регистр очищается. В схеме также используются 2 D-триггераDD14 и DD15, которые необходимы для вывода сигнала cs, который показывает достоверность выходящего кода и позволяет сравнивать длительность последовательности в коде Джонсона.
- Введение
- 1 Описание функций и синтез структуры устройства
- 2. Синтез структуры функциональных узлов
- 2.1 Проектирование регистра памяти
- 2.2 Проектирование мультиплексора
- 2.3 Проектирование счетчика
- 2.4 Проектирование сдвигового регистра
- 2.5 Проектирование D-триггера
- 3. Структурная схема преобразователя кода, смоделированного в системе QuartusII
- Заключение