Микроконтроллер для управления сварочным роботом-манипулятором

контрольная работа

Описание микропроцессора Z80

Микропроцессор Z80 был разработан в 1976 году фирмой Zilog (США), учреждённой специалистами, принимавшими ранее самое непосредственное участие в разработках микропроцессоров фирмы Intel. Оптимальное сочетание аппаратных и программных достижений того времени предопределило его широкое распространение. Теперь уже можно сказать, что Z80 -- это вершина восьмиразрядных микропроцессоров.

В последствии фирма Zilog разработала целый комплект БИС для построения микрокомпьютерных систем на базе своего МП. На базе этого комплекта созданы микрокомпьютерные системы для управления широким классом технологического оборудования: от станков с ЧПУ до химических установок, встроенные системы управления (от автомобилей до бытовых приборов), медицинская аппаратура и, конечно, персональные компьютеры и периферийные устройства к ним.

Существуют несколько вариантов микропроцессора: Z80, Z80A, Z80B, Z80H, которые имеют максимальную тактовую частоту 2.5, 4, 6 и 8 МГц соответственно.

Микропроцессор Z80L (low power) предназначен для использования в системах с аккумуляторным питанием. Он характеризуется пониженным потреблением мощности и имеет две разновидности: Z8300-1 -- 1 МГц, 15 ma и Z8300-3 -- 2.5 МГц, 25 ma.

Краткая характеристика МП Z80.

МП Z80 представляет собой БИС с 8500 транзисторами на кристаллической пластине площадью 4.64.9 мм2 и выпускается в DIP корпусе с 40 выводами. БИС выполнена по n-канальной МОП технологии с кремниевыми затворами и работает от одного источника питания +5В. Все входы и выходы микросхемы ТТЛ-совместимы.

МП Z80 предназначен для работы с памятью (постоянной и оперативной) с общей ёмкостью до 64 Кбайт. Память имеет байтовую структуру -- возможна адресация в памяти любого байта. Ширина выборки из памяти -- 1 байт. При обращении к памяти используются 16-разрядные адреса.

Организация МП Z80 отмечена следующими основными особенностями:

трёх шинной структурой с шинами адреса, данных и управления;

наличием регистровой памяти, образованной программно доступными общими и специализированными регистрами, а также регистрами временного хранения;

наличием двух (главного и вспомогательного) аккумуляторов, флаговых регистров и наборов регистров общего назначения (РОН).

магистральным принципом связей, реализованным в виде связывающей основные узлы МП двунаправленной шины данных, имеющей ширину, равную длине слов, обрабатываемых МП (8 разрядов);

наличием 16-разрядной шины адреса, обеспечивающей возможность прямой адресации любого байта в памяти ёмкостью 64 Кбайт;

наличием 10 способов адресации: непосредственная, регистровая, косвенная, абсолютная, модифицированная, нуль страничная, относительная, индексная, битовая, встроенная и смешанная;

расширенным набором команд -- 158 базовых команд для работы с 16-, 8-, 4- и однобитными данными;

наличием четырёх форматов команд (1-, 2-, 3- и 4-байтного);

наличием средств для работы с подпрограммами: команды вызова и возврата, в том числе и условного;

наличием средств организации стековой памяти (регистр -- указатель стека, схемы выполнения операций инкремента -- декремента, специальные команды стековых операций);

наличием эффективных средств обработки массивов данных: пересылки, сравнения и ввода/вывода блоков;

развитой системой прерываний: возможна реализация векторных многоуровневых приоритетных прерываний без подключения БИС контроллера прерываний. Имеются 3 программно выбираемых режима маскируемого прерывания, а также немаскируемое прерывание;

возможностью реализации в МП режима прямого доступа к памяти (ПДП) путём подключения специальной БИС (контроллера ПДП);

упрощёнными схемами интерфейса -- отпадает необходимость в дополнительных БИС, таких как, например, генератор тактовых импульсов и системный контроллер для МП I8080;

наличием встроенной схемы регенерации динамического ОЗУ.

Программное обеспечение МП совместимо с программной частью МП Intel 8080. Набор команд Z80, по существу, является расширенным набором команд I8080, поэтому МП Z80 может выполнять программы, написанные для I8080.

Описание выводов.

Микросхема Z80 выпускается в стандартном 40-выводном корпусе с двухрядным расположением выводов типа DIP (см. рис.2).

А0-А15 Address Bus -- Адресная шина

микропроцессор блок микроконтроллер управление

Трех стабильный выход. Активный уровень -- высокий. А0-А15 образуют 16-разрядную адресную шину, которая выдаёт адреса для обмена данными с памятью и с устройствами ввода вывода. А0 является самым младшим адресным битом. Во время регенерации ОЗУ, 7 младших битов содержат действительный адрес регенерации.

D0-D7 Data Bus -- Шина данных

Трех стабильный вход-выход. Активный уровень -- высокий. D0-D7 образуют 8-разрядную двунаправленную шину данных, по которой осуществляется обмен данными между ЦП и памятью, либо между ЦП и устройствами ввода-вывода.

M1 Machine Cycle 1 -- Машинный цикл 1

Трех стабильный выход. Активный уровень -- низкий. М1 указывает, что в текущем машинном цикле происходит чтение кода операции из памяти. При считывании кода операции вида CB, ED, DD, FD вырабатывается ещё один цикл М1 для считывания второго байта кода операции из памяти, т. е. сигнал М1 активизируется дважды

М1 также активизируется вместе с сигналом IORQ в цикле подтверждения прерывания.

MREQ Memory Request -- Запрос памяти

Трех стабильный выход. Активный уровень -- низкий. Сигнал запроса памяти указывает системе, что на адресной шине установлен адрес для операции чтения памяти или записи в память.

IORQ Input/Output Request -- Запрос ввода вывода

Трех стабильный выход. Активный уровень -- низкий. Сигнал IORQ указывает, что шина адреса содержит адрес внешнего устройства для операции ввода или вывода. Кроме того, сигнал IORQ генерируется также совместно с сигналом М1 в цикле подтверждения прерывания. Тем самым устройству, запросившему прерывание, указывается, что вектор прерывания может быть помещён на шину данных.

RD Read -- Чтение

Трех стабильный выход. Активный уровень -- низкий. Сигнал RD указывает, что ЦП выполняет цикл чтения данных из памяти или устройства ввода-вывода. Адресованное устройство ввода вывода или память должны использовать этот сигнал для стробирования подачи данных на шину данных.

WR Write -- Запись

Трех стабильный выход. Активный уровень -- низкий. Сигнал WR указывает, что процессор выдаёт на шину данные, предназначенные для записи в адресованную ячейку памяти или устройства ввода-вывода.

RFSH Refresh -- Регенерация

Выход. Активный уровень -- низкий. Сигнал RFSH указывает, что младшие 7 разрядов шины адреса содержат адрес регенерации для динамической памяти и текущий сигнал MREQ может использоваться для восстановления информации.

HALT Halt State -- Состояние останова

Выход. Активный уровень -- низкий. Сигнал HALT указывает, что ЦП выполняет команду останова программы и ожидает маскируемое либо немаскируемое прерывание, чтобы завершить эту команду и начать обработку подпрограммы прерывания. В состоянии останова ЦП выполняет холостые команды для обеспечения процесса регенерации памяти.

WAIT Wait -- Запрос ожидания

Вход. Активный уровень -- низкий. Сигнал WAIT указывает ЦП, что адресованная ячейка памяти или устройство ввода вывода ещё не готово к передаче данных. ЦП генерирует состояние ожидания (холостые такты, в которых не происходит никаких изменений с ЦП) до тех пор, пока активен этот сигнал. С помощью этого сигнала с ЦП могут синхронизироваться ЗУ и устройства ввода-вывода практически любого быстродействия. WAIT также может использоваться при отладке для реализации пошагового режима.

INT Interrupt Request -- Запрос прерывания

Вход. Активный уровень -- низкий. Сигнал INT формируемый устройством ввода-вывода, анализируется в конце выполнения текущей команды. Запрос учитывается, если триггер прерываний (IFF1), управляемый программно, установлен в состояние «разрешить прерывания», и не активен сигнал BUSRQ.

NMI Non Maskable Interrupt -- Немаскируемый запрос прерывания

Вход, запускаемый отрицательным фронтом. Фронт запуска активизирует внутренний триггер NMI. Линия NMI имеет более высокий приоритет, чем INT и всегда распознаётся в конце выполнения текущей команды, независимо от состояния триггера разрешения прерываний. NMI автоматически производит перезапуск ЦП с адреса 66Н. Содержимое счётчика команд (адреса возврата) автоматически сохраняется во внешнем стеке. Т. о. пользователь может возвратиться к прерванной программе.

RESET Reset -- Сброс

Вход. Активный уровень -- низкий. Сигнал RESET имеет самый высокий приоритет и приводит ЦП в начальное состояние:

сброс счётчика команд РС=0000Н;

сброс триггера разрешения прерываний;

очистка регистров I и R;

установка режима прерываний IM0;

Для корректного сброса сигнал RESET должен быть активен не менее 3-х периодов тактовой частоты. В это время адресная шина и шина данных находятся в высокоомном состоянии, а все выходы сигналов управления неактивны.

BUSRQ Bus Request -- Запрос доступа к шине

Вход. Активный уровень -- низкий. Сигнал BUSRQ имеет более высокий приоритет, чем NMI и анализируется в конце каждого машинного цикла. Он делает запрос ЦП на перевод всех его шин в высокоомное состояние для того, чтобы другие устройства смогли управлять этими шинами (например при прямом доступе к памяти). Если активизирован сигнал BUSRQ, то ЦП переводит шины в высокоомное состояние, как только завершён текущий машинный цикл.

BUSAK Bus Acknowledge -- Представление доступа к шине

Выход. Активный уровень -- низкий. Если был активизирован сигнал BUSRQ, то ЦП переводит свои шины в высокоомное состояние, как только завершён текущий машинный цикл. После этого ЦП активизирует сигнал BUSAK, который сообщает запрашивающему устройству, что шины адреса и данных, а также трёх стабильные сигналы управления находятся в высокоомном состоянии, и внешнее устройство может ими управлять.

C Clock -- Такт

Вход для однофазной тактовой синхронизации. При управлении от ТТЛ-схемы вход С дополнительно подключается к линии +5В через внешнее сопротивление 330 Ом.

Ucc Плюс источника питания

Uss Потенциал «земли»

Делись добром ;)