12.Вычислительное устройство: операционное устройство (входной регистр, арифметическое устройство, схема слова состояния процессора).

Входной регистр.

36-ти разрядный входной регистр ВчУ (ВР) предназначен:

для приёма и кратковременного хранения информации и команд, поступающих из МЧт и ОР, а также распределения этой информации между функциональными частями ВчУ;

для приёма и кратковременного хранения промежуточных результатов вычислений поступающих из РР1 и выдачи их в сумматор АУ;

для приёма из регистра ССП номера выполняемой команды и выдачи его в сумматор АУ.

Конструктивно входной регистр (ВР) выполнен на четырех ТЭЗах ЛУС-2-023.

Арифметическое устройство ВчУ.

Арифметическое устройство (АУ) ВчУ предназначено для арифметической и логической обработки информации, представленной 18-разрядными кодами (16 информационных и 2 контрольных). Арифметическое устройство (АУ) ВчУ совместно с ОР, КфЧ и ВР выполняет ряд арифметических и логических операций: сложение, вычитание, дизъюнкция, конъюнкция, сравнение, умножение, деление, сдвиг и нормализацию, а также формирует исполнительный адрес числа (А'2) и номер команды (NK).

Арифметическое устройство (АУ) ВчУ состоит из следующих основных узлов:

18-разрядный регистр результата (РР1);

9-разрядный регистр результата (РР2);

18-разрядный сдвиговый регистр результата (РР3);

комбинационный сумматор (∑);

нормализатор (Нр);

сдвигатель (Сдв).

Схема словосостояния процессора.

Схема словосостояния процессора (Сх ССП) предназначена для приема, выработки и хранения информации о состоянии процессора и состоит из:

схем выработки сигналов словосостояния;

36-разрядного регистра.

Словосостояние процессора характеризуется:

признаками w, y₁, y₂, y₃;

сигналами сбоев (Сб 1 гр, Сб 2 гр, Сб 3 гр);

признаком авторазрыва;

базами команд (Б ОЗУ К, Б ДЗУ К) и чисел (Б ОЗУ Ч, Б ДЗУ Ч), хранящихся в ОЗУ или ДЗУ, а также

номером выполняемой команды (NK).

Сигнал w характеризует результат арифметической или логической операции. Сигнал w = 1, если результат арифметической операции отрицательный, а результат логической операции равен нулю.

Сигналы y₁, y₂, y₃, вырабатываются в случае переполнения разрядной сетки при загрузке соответственно первого, второго и третьего индексных регистров (И1, И2, И3).

Сигналы сбоев со всех схем контроля объединяются в три группы, с учетом времени их поступления.

В первую группу входят сбои:

со схем контроля первого и второго регистров результата (РР1, РР2);

со схем контроля входного регистра (ВР) при записи на него из блока ЗУ числовой информации;

обобщенный сбой третьего регистра результата (РР3).

Во вторую группу объединены сбои:

входного регистра (ВР) при внутренних пересылках;

сбой адресного тракта при обращении к блокам ЗУ (Сб ЗУ).

Третья группа включает сбои:

со схем контроля регистра словосостояния процессора (ССП);

сбой устройства управления каналом (Сб УК);

сигнал j.

Сигнал j характеризует неверное масштабирование исходных данных (в случае переполнения разрядной сетки), поставленной задачи и вырабатывается при арифметических операциях, если результат оказывается равен или больше единицы.

Вся информация о словосостоянии процессора, выработанная в схеме ССП или поступающая из памяти, принимается на регистр словосостояния процессора (ССП).

Рис. 5. Вид регистра словосостояния процессора.