42. Синтезируемое подмножество языка vhdl.
Как известно, изначально язык описания аппаратуры VHDL создавался как средство моделирования цифровых систем. Однако, его популярность и определенные удобства, каковые появляются у разработчика, привели к тому, что модели на языке VHDL стали средством описания алгоритмов, синтезируемых специальными программными средствами в файлы прошивки (межсоединений) ПЛИС. В то же время для каждого програмного продукта набор поддерживаемых конструкций языка различается и порой довольно существенно. В настоящее время сделана попытка в стандарте IEEE P1076.6 определить синтезируемое подмножество языка VHDL. В этом стандарте определяются те элементы языка, которые могли бы быть синтезированы средствами синтеза (компиляторами) на уровне регистровых передач (register transfer level). В этом случае средства синтеза (synthesis tools), удовлетворяющие стандарту IEEE P1076.6, могли бы обеспечить подлинную переносимость проекта и возможность единообразного описания. Рассмотрим элементы синтезируемого подмножества языка VHDL.
Средства синтеза, которые соответствуют стангдарту IEEE P1076.6 должны поддерживать следующие переопределенные типы:
BIT, BOOLEAN и BIT_VECTOR в соответствии со стандартом IEEE Std 1076-1993
INTEGER в соответствии со стандартом IEEE Std 1076-1993
STD_ULOGIC, STD_ULOGIC_VECTOR, STD_LOGIC and STD_LOGIC_ в соответствии со пакетом (ackage) STD_LOGIC_1164 (стандарт IEEE Std 1164-1993)
SIGNED and UNSIGNED в соответствии с пакетом NUMERIC_BIT, являющегося частью стандарта IEEE Std 1076.3-1997
SIGNED and UNSIGNED в соответствии с пакетом (package) NUMERIC_STD, являющегося частью стандарта IEEE Std 1076.3-1997
Кроме того, должна быть обеспечена поддержка средствами синтеза типов, определенных пользователем (user-defined types).
Синтаксиссинтезируемогоподмножества VHDL
entity_declaration ::=
entity identifier is
entity_header
entity_declarative_part
[ begin
entity_statement_part ]
end [ entity ] [ entity_simple_name ] ;
Поддерживаемые средствами синтеза конструкции
• entity_declaration
Игнорируемые при синтезе конструкции
• entity_statement_part
Не поддерживаемые средствами синтеза конструкции
• entity_declarative_part
• Зарезервированное слово entity после end
- 3. Режимы функционирования технических объектов.
- 4. Основные виды анализа технических систем (тс) при математическом
- 5. Классификация математических моделей.
- 6. Операторные модели систем (частотные, преобразование Лапласа, z-преобразование).
- 7. Свойства преобразования Лапласа.
- 9. Свойства пф. Классификация типовых пф.
- 10. Анализ систем в частотной области.
- 11. Анализ устойчивости тс: определения, критерии устойчивости, примеры анализа.
- 12. Качественный анализ технических систем. Необходимость выполнения качественного анализа технических систем, его цели.
- 13. Моделирование нелинейных систем: определение нелинейной системы, виды нелинейных характеристик элементов технических систем.
- 14. Особенности поведения и анализа нелинейных систем, методы решения систем нелинейных ду.
- 15. Модели нелинейных систем на фазовой плоскости. Анализ технических систем по фазовому портрету. Примеры построения фазовых портретов.
- 16. Факторные модели и модели регрессионного анализа. Примеры реализации.
- 17. Состав пакета OrCad. Порядок работы с пакетом OrCad.
- 18. Спектральный анализ в OrCad.
- 19. Частотный анализ в OrCad.
- 20. Статистический анализ в OrCad.
- 21. Язык моделирования pSpice. Основные семантические конструкции языка pSpice.
- 22. Язык моделирования pSpice. Описание топологии схемы.
- 23. Язык моделирования pSpice. Первые символы имён компонентов.
- 24. Язык моделирования pSpice. Классификация моделей компонентов. Имена типов моделей.
- 25. Математические операции в pSpice: классификация, порядок и примеры применения.
- Name — имя функции;
- 27. Язык pSpice. Анализ режима по постоянному току.
- 28. Язык pSpice. Частотный анализ.
- 29. Язык pSpice. Спектральный анализ.
- 30. Язык pSpice. Анализ шума.
- 31. Примеры описания директив на языке pSpice.
- 35. Реализация поведенческой модели в пакете OrCad. Применение элементов библиотеки abm.Slb.
- 36. Моделирование аналого-цифрового преобразователя (ацп) в пакете OrCad.
- 37. Моделирование цифро-аналогового преобразователя (цап) в пакете OrCad.
- 38. Основные блоки и конструкции языка vhdl.
- 39. Модели описания цифровой системы. Примеры.
- 40. Структура описания архитектурного тела vhdl. Примеры.
- 41. Структура описания интерфейса проекта на языке vhdl. Примеры.
- 42. Синтезируемое подмножество языка vhdl.
- 43. Интерфейс и архитектура объекта в языке vhdl.
- 44. Карта портов и карта настройки в языке vhdl.
- 45. Параллельный оператор generate в языке vhdl: назначение, общая формаописания, примеры применения.
- 46. Алфавит языка vhdl.
- 47. Скалярные типы в vhdl.
- 48. Регулярные типы в vhdl.
- 49. Физические типы в vhdl. Тип time.
- 50. Стандартные типы в vhdl.
- 51. Понятия сигнала и переменной в vhdl.
- 52. Атрибуты сигналов в языке vhdl.
- 53. Атрибуты скалярного типа в языке vhdl.
- 54. Атрибуты регулярного типа в языке vhdl.
- 55. Циклы в vhdl.
- 56. Оператор ветвления и селектор в vhdl.
- 57. Объявление компонента в vhdl. Включение компонента в схему.
- 58. Модели задержки в языке vhdl. Примеры применения.
- 59. Примеры описания регистровых схем на языке vhdl. Триггер d-типа
- Vhdl-файл имеет следующее описание:
- D-триггер с асинхронным сбросом
- 60. Основные операции в vhdl. Приоритеты операций.
- 61. Типы std_ulogic и std_logic.
- 62. Спецификация процедуры в vhdl.
- 63. Спецификация функции в vhdl.
- Объявление функции
- 64. Пакет std_logic_arith. Функции преобразования типов.