Vhdl-файл имеет следующее описание:

Library ieee;

Use ieee.std_logic_1164.all;

Entity dtype is Port (d, ck: in std_logic; q: out std_logic); end dtype;

architecture behavior of dtype is

begin

process (d, ck)

begin

if ck=' 1' and ck'event then

q<=d;

end if;

end process;

endbehavior;