18.1. Системный интерфейс микро-эвм. Цикл шины
Современные процессоры конструктивно выполняются либо в виде одной БИС (СБИС), либо в виде нескольких БИС, установленных на плате модуля процессора в непосредственной близости друг от друга. Кроме того, на плате модуля процессора обычно размещается также ряд вспомогательных устройств, объединенных на схеме (рис. 14.1) в блок ВСУУ. Такими устройствами могут быть системный контроллер, контроллер прерываний, контроллер прямого доступа, таймеры и т.д. Плата модуля процессора устанавливается на общую магистраль. Это соединение физически может быть реализовано в виде разъема или запаиваемых контактов. В ряде случаев БИС МП устанавливается на магистраль непосредственно.
При взаимодействии модуля МП с модулями памяти осуществляются операции считывания или записи информации, а при взаимодействии с ПУ – операции ввода/вывода информации. При этом кроме собственно данных и адресов ячеек памяти или регистров ППУ по магистрали необходимо передавать и весьма большое количество служебных управляющих сигналов. Ввиду этого общую магистраль разделяют на три (в общем случае) самостоятельные шины:
шину адреса (ША);
шину данных (ШД);
шину управления (ШУ).
Технически проще использовать однонаправленные шины, но тогда их число должно увеличиться, т.е. по две шины для операции "Чтение" (Ввод) и "Запись" (Вывод). Это приводит к существенному увеличению числа контактов разъема модуля МП или непосредственно самой БИС МП, а также числа проводников ОМ. Между тем любое увеличение числа проводников ОМ всегда приводит к увеличению стоимости ЭВМ, а в ряде случаев вообще невозможно в силу технических ограничений.
Самым очевидным способом сократить число выводов БИС и проводников ОМ является объединение однонаправленных шин в одну двунаправленную, управляемую соответствующими сигналами – запись/чтение (READ/WRITE) для модулей памяти и ввод/вывод (INPUT/OUTPUT) для модуля ППУ. Ниже рассматриваются 5 вариантов структур ОМ только с двунаправленными шинами.
Раздельные шины (рис.18.2, а)
Использование отдельных двунаправленных шин упрощает обмен процессора с модулями памяти и ППУ и дает принципиальную возможность вести его в перекрывающиеся интервалы времени. При этом адресные пространства ячеек памяти и регистров ППУ могут перекрываться.
Основным недостатком такой структуры является большое число проводников общей магистрали и контактов модуля МП.
Изолированные шины (рис.18.2, б)
Сходство процессов обмена процессор – память и процессор – регистры ППУ позволяет использовать в обоих случаях одни и те же проводники ША и ШД.
Рис.18.2. Структуры микро-ЭВМ:
а- с раздельными шинами, б – с изолированными шинами,
в – с изолированными шинами и мультиплексированием шин
адресов и данных, г – с общими шинами, д – с общими шинами
и мультиплексированием шин адресов и данных
Это приводит к структуре с изолированными шинами. Адресные пространства ячеек памяти и регистров ППУ, как и при использовании предыдущей структуры, могут перекрываться, т.е. они изолированы. Для того чтобы занять шины для обмена с памятью, процессор выдает сигналы READ/WRITE, а для обмена с ПУ – INPUT/OUTPUT.
По сравнению с предыдущей структурой число проводников ОМ (как и модуля МП) уменьшилось, но исчезла принципиальная возможность вести параллельный обмен с памятью и ПУ.
Изолированные шины и мультиплексирование ША и ШД (рис. 18.2, в)
В этом случае ША и ШД совмещены. Вследствие этого передача адресов и данных идет в разные моменты времени. Адресные пространства ячеек памяти и регистров ППУ изолированы.
По сравнению с предыдущими структурами уменьшилось число проводников общей магистрали и выводов модуля МП, но адреса и данные могут передаваться только в неперекрывающиеся моменты времени. Это затрудняет возможность конвейеризации процесса выполнения команд и удлиняет цикл обмена процессор – память.
Общие шины (рис. 18.2, г)
В данном случае команды ввода/вывода (INPUT/OUTPUT) вообще исключены, что упрощает структуру модуля МП и общей магистрали, хотя количество проводников примерно соответствует структуре с изолированными шинами. Ячейки памяти и регистры ППУ лежат в общем адресном пространстве, и для обращения к ним используются одни и те же команды.
В ряде случаев это является преимуществом, однако при возникновении определенных сбоев в работе ПУ и их некорректной обработки со стороны операционной системы возможны "зависания" вычислительного процесса.
Общие шины и мультиплексирование ША и ШД (рис. 18.2, д)
Недостатки и преимущества данной структуры по сравнению с предыдущей ("общие шины") аналогичны изложенным выше для структуры, приведенной на рис.18.2,в.
Современные МП, практически все, имеют команды ввода/вывода, т.е. дают возможность организовать структуру с изолированными шинами. При этом все они допускают обращение к регистрам ППУ как к ячейкам памяти, т.е. позволяют реализовать структуру с общими шинами.
Следует отметить, что структура магистрали типа "общие шины" является весьма распространенной в реальных устройствах. Понятия "общая магистраль (ОМ)" и "общая шина (ОШ)" в литературе часто используются как синонимы, хотя согласно приведенной выше классификации ОШ является частным случаем структуры ОМ. Ниже, при изложении материала, понятия ОШ и ОМ также будут использоваться как синонимы, за исключением особо оговоренных случаев.
Рассмотренные структуры ОМ во многом определяют внутреннюю структуру конкретной микро-ЭВМ. Однако структура микро-ЭВМ определяется также и множеством вопросов, связанных с формой представления информации и способами ее передачи внутри микро-ЭВМ, алгоритмами взаимодействия отдельных модулей.
Для всесторонней характеристики структуры микро-ЭВМ используют весьма объемное понятие «системный интерфейс», включающее в себя все отмеченные выше вопросы.
Системный интерфейс – это набор цепей, связывающих процессор с памятью и ППУ, алгоритмы передачи сигналов по этим цепям, их электрические и временные параметры, тип соединительных элементов, конструктивные решения и т. д. (т.е. это комплекс аппаратно-программных средств).
Таким образом, ОМ является важной, но не единственной компонентой системного интерфейса, определяющего структуру микро-ЭВМ в целом.
Необходимо отметить, что в литературе редко используется термин «системный интерфейс» при описании структуры ЭВМ. Обычно используются более короткие термины «шина» или «магистраль».
Существует множество типов системных интерфейсов, разработанных для ЭВМ самых разных назначений. Количество только стандартных системных интерфейсов исчисляется десятками. Полное описание системного интерфейса даже одной, конкретной, ЭВМ далеко выходит за рамки настоящего курса. Между тем необходимо хотя бы коротко остановиться на другой важнейшей компоненте системного интерфейса – алгоритмах передачи сигналов по ОМ. Точнее, на основных принципах построения этих алгоритмов, поскольку они также сильно влияют на внутреннюю структуру и общие характеристики микро-ЭВМ. Для этого необходимо прежде всего ввести понятие «цикл шины».
Как уже отмечалось, в ЭВМ магистрально-модульной архитектуры наличие единого ресурса (магистрали) позволяет вести обмен между устройствами только в не перекрывающиеся моменты времени. Это означает, что в каждый момент времени существует только один канал связи между двумя устройствами, которые могут быть условно названы «передатчик» и «приемник». Возможны различные процедуры обмена по ОМ. Это запись в ОП, считывание из ОП, запись в регистры ППУ, считывание из регистров ППУ, прямой доступ к памяти, а также всевозможные модификации указанных операций. Конкретный протокол, по которому ведется обмен между двумя устройствами ЭВМ, всегда соответствует типу выполняемой процедуры. При выполнении операций обмена УСОМ передатчика выставляет на линии магистрали подлежащую передаче информацию. УСОМ приемника, получив соответствующие управляющие сигналы, должен ее считать. Между моментом установки данных на линиях магистрали и их считыванием возникает некоторый временной интервал, величина которого в общем случае может изменяться. Это обусловлено прежде всего особенностями алгоритма взаимодействия конкретных передатчика и приемника, а также тем, что помимо передачи собственно данных формируется ряд служебных управляющих сигналов, которые необходимы для реализации протокола обмена, причем их количество и номенклатура могут быть различны. Операции блоков УСОМ передатчика и приемника по реализации процедуры обмена могут, но не обязательно, синхронизироваться импульсными последовательностями от ГТИ или ГТИом (в дальнейшем – «синхроимпульсы магистрали»). Синхронизация операций обмена, если она присутствует, может осуществляться как фронтами, так и уровнями синхроимпульсов магистрали. При выполнении различных процедур обмена между устройствами микроЭВМ количество и номенклатура служебных операций, а следовательно, и интервалы времени между операциями установления данных на линиях ОМ и их считыванием могут существенно различаться. Тем более продолжительности операций обмена различаются в микро-ЭВМ, использующих различные типы системных интерфейсов.
Цикл шины (магистрали) – это совокупность служебных операций блоков УСОМ передатчика и приемника, необходимых для реализации конкретной процедуры обмена по ОМ между двумя устройствами ЭВМ.
Для конкретной ОМ существуют различные циклы шины, которые носят соответствующие названия по типам реализуемых процедур обмена. Это шинный цикл чтения регистра ППУ (порта), шинный цикл чтения ячейки памяти, шинный цикл записи в ячейку памяти и т. д.
Длительность цикла шины (магистрали) – это интервал времени, необходимый для реализации конкретной однократной процедуры обмена по ОМ между двумя устройствами ЭВМ. При наличии синхронизации операций обмена этот интервал может измеряться количеством необходимых синхроимпульсов магистрали (количеством тактов шины).
Как уже отмечалось, конкретные количество, номенклатура и последовательность выполнения служебных операций (структура цикла), а также их продолжительность для разных процедур обмена могут существенно различаться. Между тем основные принципы построения протоколов различных процедур обмена для конкретной ОМ одинаковы. В общем случае выделяют 4 основных типа протоколов обмена (обычно говорят «типа циклов»), каждый из которых определяет тип ОМ используемой в конкретной ЭВМ и особенности ее внутренней структуры:
синхронный цикл (синхронные магистрали);
асинхронный цикл (асинхронные магистрали);
замкнутый цикл (замкнутые магистрали);
разомкнутый цикл (разомкнутые магистрали).
Рассмотрим перечисленные варианты магистралей несколько подробнее, учитывая тот факт, что данная классификация характеризует принципы функционирования ОМ в разных аспектах. Первые два пункта учитывают наличие синхронизации при выполнении операций обмена. Последние два – наличие информационной обратной связи между передатчиком и приемником. Это означает, что и синхронная, и асинхронная магистраль может быть как замкнутой, так и разомкнутой.
Синхронные магистрали
Отличительной чертой магистралей этого типа является наличие строгой привязки всех операций по реализации цикла обмена к фронтам или уровням синхроимпульсов магистрали.
Основным преимуществом синхронных магистралей является то, что они имеют более простую логику управляющих устройств блоков УСОМ и обеспечивают наивысшую пропускную способность при обмене. Основным недостатком синхронных магистралей является то, что они требуют комплексную синхронизацию блоков УСОМ, дополнительное оборудование и программное обеспечение, а также примерно одинаковое быстродействие всех устройств магистрали.
Асинхронные магистрали
Отличительной чертой магистралей этого типа является отсутствие какой-либо синхронизации операций по реализации цикла обмена, т.е. ГТИом отсутствует.
Основным преимуществом асинхронных магистралей является то, что они обладают повышенной гибкостью и позволяют связывать в единую систему устройства ЭВМ, имеющие различное быстродействие. Это свойство оказывается очень важным при построении открытых управляющих систем, например систем АСУ ТП. Основной недостаток асинхронных магистралей в ограниченной пропускной способности при обмене данными. Кроме того, возникает потребность в дополнительных линиях для передачи управляющих сигналов в частности сигнала стробирования.
Очень коротко поясним смысл термина «сигнал стробирования», или просто «строб». При передаче информации по параллельной магистрали всегда существует проблема, связанная с моментом ее считывания. Эта проблема является следствием некоторой электрической асимметрии выходных каскадов УСОМ передатчика и линий ОМ, вызванной технологическими причинами. Указанная асимметрия приводит к разбросу времени установления сигналов на различных линиях ОМ. На синхронных магистралях эта проблема решается за счет введения некоторой задержки операции считывания относительно соответствующего синхроимпульса ОМ. На асинхронных магистралях момент считывания информации приемнику необходимо указывать специальным сигналом – стробом, который поступает из передатчика в приемник по отдельной линии с некоторой фиксированной задержкой относительно момента выставления данных на линиях ОМ.
Замкнутые магистрали
Отличительной чертой магистралей этого типа является то, что между передатчиком и приемником существует обратная связь, суть которой состоит в следующем. Приемник, после считывания информации с линий ОМ обязан каким-либо сигналом (квитанцией) известить передатчик о завершении цикла обмена. Для передачи квитанции используют либо линии ШД, либо специально выделенные линии. При использовании корректирующих кодов квитанция может сообщить передатчику о возникшей ошибке. Существуют различные алгоритмы обмена по замкнутой магистрали, однако в любом случае передатчик не начинает новый цикл обмена до получения квитанции. При отсутствии квитанции в течение некоторого тайм-аута возникает прерывание, и управление передается операционной системе. Это позволяет предотвратить ошибки в системе, возникающие за счет сбоев в аппаратуре и внешних помех. Последнее особенно важно для аппаратуры промышленного применения, т.е. систем АСУ ТП.
Основным преимуществом замкнутых магистралей является повышенная надежность обмена по ОМ, что существенно повышает надежность вычислительной системы в целом. Основным недостатком замкнутых магистралей является то, что они требуют дополнительное оборудование для формирования и передачи квитанции. Кроме того, несколько увеличивается время цикла обмена из-за тайм-аута при ожидании квитанции.
Разомкнутые магистрали
Отличительной чертой магистралей этого типа является то, что между передатчиком и приемником не существует никакой обратной связи. Передатчик, выставив на линии ОМ подлежащую передаче информацию, больше «не заботится» о том, считана она приемником или нет. Предполагается, что информация обязательно считана приемником и возможна инициализация нового цикла обмена.
Основным преимуществом разомкнутых магистралей является простота аппаратного и программного обеспечения ОМ, а следовательно, и меньшая стоимость. Кроме того, они имеют повышенную производительность при обмене. Основным недостатком разомкнутых магистралей является повышенная вероятность ошибок в системе, возникающих за счет сбоев в аппаратуре и внешних помех. Это существенно ограничивает область применений разомкнутых магистралей.
Принимая во внимание изложенное, следует отметить, что рассматриваемая ниже микроЭВМ на процессоре КР580ВМ80 построена на простейшем варианте синхронной разомкнутой магистрали. Синхронизация всех устройств и операций обмена по магистрали осуществляется от одного ГТИ.
- Министерство образования и науки, молодёжи и спорта украины
- Одесский национальный политехнический университет
- Институт компьютерных систем
- Кафедра информационных систем
- Министерство образования и науки, молодёжи и спорта украины
- Одесский национальный политехнический университет
- Институт компьютерных систем
- Кафедра информационных систем
- Содержание
- Тема1. Формы представления информации 10
- Тема 2. Логические основы построения элементов 16
- Тема 3. Схемотехника комбинационных узлов 29
- Тема 4. Схемотехника цифровых элементов 70
- Тема 5. Схемотехника цифровых узлов 108
- Тема 6. Интегрированные системы элементов 138
- Тема 7. Схемотехника аналоговых узлов 179
- Тема 8. Схемотехника обслуживающих элементов 208
- Тема 14. Структуры микропроцессорных систем 293
- Тема 15. Схемы поддержки мп на системных платах 340
- Тема 16. Некоторые вопросы развития архитектуры эвм 357
- Тема 17. Risk – процессоры 387
- Тема 18. Суперкомпьютеры. Параллельные вычислительные системы 399
- Список литературы 450 Тема1. Формы представления информации Лекция 1. Основные понятия
- Тема 2. Логические основы построения элементов Лекция 2.
- 2.1. Основные понятия, определения и законы Булевой алгебры
- Формы задания Булевой функции
- 2.2. Простейшие модели логических элементов и система их параметров
- 2.3. Типы выходных каскадов цифровых элементов
- 2.4. Системы (серии) логических элементов и их основные характеристики
- 2.5 Контрольные вопросы
- Тема 3. Схемотехника комбинационных узлов Лекция 3
- 3.1 Общие сведения
- 3.2. Шифраторы, дешифраторы и преобразователи кодов: назначения, виды, функционирование, принципы построения
- 3.3. Синтез кс на основе дешифраторов
- 3.4. Мультиплексоры и демультиплексоры
- 3.5. Шинные формирователи
- 3.6 Синтез кс на основе мультиплексоров
- 3.7. Компараторы
- 3.8 Сумматоры
- 3.9. Арифметико-логические устройства
- 3.10. Матричные умножители
- 3.11 Постановка и методы решения задач синтеза комбинационных узлов
- 3.11.1 Синтез комбинационных узлов
- 3.11.2 Основные факторы, которые должны быть учтены при построении принципиальных схем
- 3.11.2.1 Питающие напряжения ис
- 3.11.2.2 Уровни логических сигналов
- 3.11.2.3 Нагрузочная способность
- 3.11.2.4 Коэффициент объединения по входу
- 3.11.2.5 Быстродействие
- 3.11.2.6 Помехоустойчивость
- 3.11.2.7 Рассеиваемая мощность
- 3.11.2.8. Использование элементов, имеющих выходы с третьим состоянием или с открытым коллектором
- 3.12 Критерии оценки качества технической реализации кс
- 3.13 Контрольные вопросы
- Тема 4. Схемотехника цифровых элементов Лекция 4
- 4.1 Последовательностные цифровые схемы
- 4.2. Схемотехника триггерных устройств
- 4.3. Асинхронные триггеры
- 4.4. Синхронные триггеры
- Rs триггер с синхронизацией по уровню
- Синхронный rs триггер с синхронизацией по фронту
- 4.5 Методы построения триггеров одного типа на базе триггеров другого типа
- Проектирование триггеров на основе rs-триггера
- Метод преобразования характеристических уравнений
- Метод сравнения характеристических уравнений
- Использование jk-триггера
- 4.6 Регистры и регистровые файлы
- 4.6.1 Регистры памяти
- 4.6.2 Сдвигающие регистры
- 4.6.3 Универсальные регистры
- 4.7 Счётчики
- 4.7.1 Счетчики с непосредственными связями и последовательным переносом
- 4.7.2 Счетчики с параллельным переносом
- 4.7.3 Реверсивный счетчик с последовательным переносом
- 4.7.4 Двоично-кодированные счётчики с произвольным модулем
- Построение счетчика методом модификации межразрядных связей
- Построение счетчика методом управления сбросом
- 4.8 Распределители тактов
- 4.8.1 Распределители импульсов и распределители уровней
- 4.8.2 Кольцевой регистр сдвига
- 4.8.3 Счётчик Джонсона
- 4.9 Контрольные вопросы
- Тема 5. Схемотехника цифровых узлов Лекция 5
- 5.1 Цифровые автоматы и их разновидности
- 5.2 Абстрактный и структурный автоматы
- 5.3. Способы описания и задания автоматов
- 5.4. Связь между моделями Мура и Мили
- 5.5. Минимизация числа внутренних состояний полностью определенных автоматов
- 5.6. Принцип микропрограммного управления. Понятия об операционном и управляющем автоматах
- Операционные элементы
- 5.7. Граф - схемы алгоритмов (гса) и их разновидности. Способы задания гса, требования к ним
- 5.8. Абстрактный синтез микропрограммных управляющих автоматов Мили и Мура
- 5.8.1. Синтез автомата Мили
- 5.8.2. Синтез автомата Мура
- 5.9. Структурный синтез микропрограммных управляющих автоматов Мили и Мура
- 5.9.1. Структурный синтез автомата Мили
- 5.9.2. Структурный синтез автомата Мура
- 5.10. Синтез автомата Мура на базе регистра сдвига
- 5.11. Контрольные вопросы
- Тема 6. Интегрированные системы элементов Лекция 6. Программируемые логические устройства
- 6.1 Основные физические принципы программирования плм и плис
- 6.1.1 Метод плавких перемычек
- 6.1.2 Метод наращиваемых перемычек
- 6.1.3 Устройства, программируемые фотошаблоном
- 6.1.4 Стираемые программируемые постоянные запоминающие устройства
- 6.1.5. Электрически стираемые программируемые постоянные запоминающие устройства
- 6.1.6. Flash - технология
- 6.1.7. Статическое оперативное запоминающее устройство
- 6.1.8. Сравнительная таблица технологий программирования
- 6.2 Простые и сложные плу
- 6.2.1 Ппзу
- 6.2.2 Программируемые логические матрицы
- 6.2.3. Программируемые матрицы pal и gal
- 6.2.4 Дополнительные программируемые опции
- 6.2.5 Сложные плу
- 6.3. Контрольные вопросы
- Лекция 7. Программируемые логические интегральные схемы
- 7.1 Мелко-, средне- и крупномодульные архитектуры
- 7.2 Логические блоки на мультиплексорах и таблицах соответствия
- 7.3 Таблицы соответствия, распределённое озу, сдвиговые регистры
- 7.4 Конфигурируемые логические блоки, блоки логических символов, секции
- 7.5 Секции и логические ячейки
- 7.6 Конфигурируемые логические блоки clb и блоки логических массивов lab
- 7.7. Контрольные вопросы
- Лекция 8
- 8.1 Дополнительные встроенные функции
- 8.1.1 Схемы ускоренного переноса
- 8.1.2 Встроенные блоки озу
- 8.1.3 Встроенные умножители, сумматоры и блоки умножения с накоплением
- 8.1.4 Аппаратные и программные встроенные микропроцессорные ядра
- 8.2 Дерево синхронизации и диспетчеры синхронизации
- 8.2.1 Дерево синхронизации
- 8.2.2 Диспетчер синхронизации
- 8.3. Системы с перестраиваемой архитектурой
- 8.4. Программируемый пользователем массив узлов
- 8.4.1. Технология picoArray компании picoChip
- 8.4.2 Технология адаптивных вычислительных машин компании QuickSilver
- 8.5. Контрольные вопросы
- Тема 7. Схемотехника аналоговых узлов Лекция 9. Операционные усилители
- 9.1. Идеальный операционный усилитель
- 9.2. Основные схемы включения операционного усилителя
- 9.2.1. Дифференциальное включение
- 9.2.2. Инвертирующее включение
- 9.2.3 Неинвертирующее включение
- 9.3 Функциональные устройства на операционных усилителях
- 9.3.1 Схема масштабирования
- 9.3.2 Схема суммирования
- 9.3.3 Схема интегрирования
- 9.3.4 Схема дифференцирования
- 9.3.5 Источники напряжения, управляемые током
- 9.3.6 Источники тока, управляемые напряжением
- 9.4 Активные электрические фильтры на оу
- 9.5 Схемы нелинейного преобразования на оу
- 9.6 Генераторы сигналов на оу
- 9.7. Контрольные вопросы
- Лекция 10
- 10.1. Изолирующие усилители
- 10.2. Аналоговые компараторы
- 10.3. Источники опорного напряжения
- 10.4. Аналоговые коммутаторы
- 10.5. Оптореле
- 10.6. Устройства выборки-хранения
- 10.7. Цифроаналоговые преобразователи
- 10.8. Аналого-цифровые преобразователи
- 10.9. Контрольные вопросы
- Тема 8. Схемотехника обслуживающих элементов Лекция 11
- 11.1 Сопряжение цифровых микросхем, изготовленных по разным технологиям, и сопряжение с интерфейсами
- 11.2 Управление входами ттл и кмоп
- 11.3 Дискретное управление нагрузкой от элементов ттл и кмоп
- 11.4 Передача цифровых сигналов на небольшие расстояния
- 11.5 Контрольные вопросы
- Тема 9. Источники питания. Схемотехника комбинаторных узлов Лекция 12
- 12.1. Схемотехника линейных стабилизаторов напряжения
- 12.2 Импульсные стабилизаторы напряжения
- 12.3 Инверторные схемы
- 12.4 Контрольные вопросы
- Тема10. Цифровые компьютеры Лекция 13
- 13.1. Принципы действия цифровых компьютеров
- 13.2. Понятие о системе программного (математического) обеспечения эвм
- 13.3. Большие эвм общего назначения
- 13.3.1. Каналы
- 13.3.2. Интерфейс
- 13.4. Малые эвм
- 13.5. Контрольные вопросы
- Тема 11. Запоминающие устройства Лекция 14
- 14.1 Структура памяти эвм
- 14.2 Способы организации памяти
- 14.2.1 Адресная память
- 14.2.2 Ассоциативная память
- 14.2.3 Стековая память (магазинная)
- 14.3. Структуры адресных зу
- 14.3.1. Зу типа 2d
- 14.3.2. Зу типа 3d
- 14.3.3. Зу типа 2d-m
- 14.4 Постоянные зу (пзу, ппзу)
- 14.5. Флэш-память
- 14.6. Контрольные вопросы
- Тема 12. Процессоры Лекция 15
- 15.1 Операционные устройства (алу)
- 15.2 Управляющие устройства
- 15.2.1. Уу с жёсткой логикой
- 15.2.2 Уу с хранимой в памяти логикой
- 15.2.2.1. Выборка и выполнение мк
- 15.2.2.2. Кодирование мк
- 15.2.2.3. Синхронизация мк
- 15.3. Контрольные вопросы
- Тема 13. Универсальные микропроцессоры Лекция 16. Архитектура процессора кр580вм80
- 16.1. Регистры данных
- 16.2. Арифметико-логическое устройство
- 16.3. Регистр признаков
- 16.4. Блок управления
- 16.5. Буферы
- 16.6. Мп с точки зрения программиста
- 16.7. Форматы данных в кр580вм80
- 16.8. Форматы команд в кр580вм80
- 16.9. Способы адресации
- 16.10. Контрольные вопросы
- Лекция 17. Система команд кр580вм80
- 17.1. Пересылки однобайтовые
- 17.2. Пересылки двухбайтовые
- 17.3. Операции в аккумуляторе
- 17.4. Операции в рон и памяти
- 17.5. Команды управления
- 17.6. Контрольные вопросы
- Тема 14. Структуры микропроцессорных систем Лекция 18. Общие принципы
- 18.1. Системный интерфейс микро-эвм. Цикл шины
- 18.2. Промежуточный интерфейс
- 18.3. Принципы организации ввода/вывода информации в микропроцессорную систему
- 18.4. Контрольные вопросы
- Лекция 19. Принципы организации систем прерывания программ
- 19.1. Характеристики систем прерывания
- 19.2. Возможные структуры систем прерывания
- 19.3. Организация перехода к прерывающей программе
- 19.3.1. Реализация фиксированных приоритетов
- 19.3.2. Реализация программно-управляемых приоритетов
- 19.4. Контрольные вопросы
- Лекция 20. Принципы организации систем прямого доступа в память
- 20.1. Способы организации доступа к системной магистрали
- 20.2. Возможные структуры систем пдп
- 20.3. Организация обмена в режиме пдп
- 20.3.1. Инициализация средств пдп
- 20.3.2. Радиальная структура ( Slave dma)
- 20.3.3. Радиальная структура (Bus master dma)
- 20.3.4. Цепочечная структура ( Bus master dma)
- 20.3.5. Принципы организации арбитража магистрали
- 20.4. Микропроцессорная система на основе мп кр580вм80а
- 20.5. Контрольные вопросы
- Тема 15. Схемы поддержки мп на системных платах Лекция 21
- 21.1. Эволюция шинной архитектуры ibm pc
- 21.1.1. Локальная системная шина
- 21.1.2. Шина расширения
- 21.1.2.1. Шина расширения isa
- 21.1.2.2. Шина расширения mca
- 21.1.2.3. Шина расширения eisa
- 21.1.3. Локальные шины расширения
- 21.1.3.1. Локальная шина vesa (vlb)
- 21.1.3.2. Локальная шина pci
- 21.2. Современные схемы поддержки мп на системных платах
- 21.2.1. Чипсет GeForce 9300/9400 фирмы nvidia
- 21.2.3. Чипсет Intel z68 для платформы Socket 1155
- 21.3. Контрольные вопросы
- Тема 16. Некоторые вопросы развития архитектуры эвм Лекция 22
- 22.1. Теги и дескрипторы. Самоопределяемые данные
- 22.2. Методы оптимизации обмена процессор-память
- 22.2.1. Конвейер команд
- 22.2.2. Расслоение памяти
- 22.2.3. Буферизация памяти
- 22.3. Динамическое распределение памяти. Виртуальная память
- 22.3.1. Виртуальная память
- 22.3.2. Сегментно-страничная организация памяти
- 22.4. Контрольные вопросы
- Лекция 23. Защита памяти
- 23.1. Защита отдельных ячеек памяти
- 23.2. Метод граничных регистров
- 23.3. Метод ключей защиты
- 23.4. Алгоритмы управления многоуровневой памятью
- 23.5. Контрольные вопросы
- Тема 17. Risk – процессоры Лекция 24
- 24.1. Общая характеристика risk - процессоров
- 24.2. Arm архитектура
- 24.2.1. Дополнительные технологии
- 24.2.2. Ядро arm7tdmi
- 24.2.3. Семейство arm10 Tumb
- 24.3. Контрольные вопросы
- Тема 18. Суперкомпьютеры. Параллельные вычислительные системы Лекция 25
- 25.1. Смена приоритетов в области высокопроизводительных вычислений
- 25.2. Сферы применения многоядерных процессоров и многопроцессорных вычислительных систем
- 25.3. Классификация архитектур вычислительных систем по степени параллелизма обработки данных
- 25.4. Архитектуры smp, mpp и numa
- 25.5. Организация когерентности многоуровневой иерархической памяти
- 25.6. Pvp архитектура
- 25.7. Контрольные вопросы
- Лекция 26. Кластерная архитектура
- 26.1. Архитектура связи в кластерных системах
- 26.2. Коммутаторы для многопроцессорных вычислительных систем.
- 26.2.1. Простые коммутаторы
- 26.2.2. Составные коммутаторы
- 26.2.2.1. Коммутатор Клоза
- 26.3. Контрольные вопросы
- Лекция 27. Высокопроизводительные многоядерные процессоры для встраиваемых приложений
- 27.1. Процессоры Tile-64/64Pro компании Tilera
- 27.4. Мультипроцессор Cell
- 27.4.1. Общая структура процессора Cell
- 27.4.2. Структура процессорного элемента Power (ppe)
- 27.4.3. Структура spe — "синергичного" процессорного элемента
- 27.5. Альтернативная технология построения многоядерных систем на кристалле — atac
- 27.5.1. Основные идеи архитектуры atac
- 27.5.2. Ключевые элементы технологии атас
- 27.5.3. Структура межъядерных связей
- 27.5.4. Передача данных и согласование кэш-памяти
- 27.6. Контрольные вопросы
- Список литературы