22.2.3. Буферизация памяти
Суть этого метода состоит в том, что между процессором и ОП включаются дополнительные блоки буферных памятей относительно небольшой емкости, но имеющие быстродействие существенно выше, чем ОП. При обращении к таким памятям у процессора не возникает проблем с запаздыванием сигналов и уменьшением из-за этого скорости обмена. Как уже отмечалось, повышение быстродействия БИСов памяти сопровождается резким повышением их стоимости, поэтому доля буферной памяти в общем объеме небольшая, порядка 16-256 Кбайт на 4-8 Мбайт основной памяти. Сверхоперативная память, упоминавшаяся ранее, также является буферной, однако ее емкость очень незначительна (десятки слов) и в данном случае не учитывается.
В общем случае буферная память состоит из двух модулей: буферной памяти команд и буферной памяти операндов. Структура памяти в этом случае имеет вид, показанный на рис. 22.5. Такая схема буферизации ОП использовалась еще в мэйнфреймах 60-х гг.
Представленные буферные памяти в современных ЭВМ скрыты от программиста в том смысле, что он не может их адресовать и может даже не знать об их существовании, поэтому они получили название кэш-памятей (cache – тайник). Некоторые ЭВМ содержат объединенную кэш-память операндов и команд. Наличие кэш в общем случае не исключает присутствия в процессоре небольшой сверхоперативной памяти.
Рис.22.5. Схема подключения буферной памяти
Таким образом, кэш-память представляет собой быстродействующее ЗУ, размещенное в одном кристалле с процессором или же внешнее по отношению к кристаллу, но размещенное на той же плате. При обращении процессора к ОП для считывания в кэш пересылается блок информации, содержащий нужное слово. При этом происходит опережающая выборка, так как высока вероятность того, что ближайшие обращения будут происходить к словам блока, уже находящегося в кэш. Это приводит к значительному уменьшению среднего времени, затрачиваемого на выборку данных и команд.
Для обращения к кэш, размещенному вне кристалла процессора, но на одной с ним плате, может потребоваться несколько тактов, тогда как при обращении к кэш, размещенному внутри кристалла процессора, может оказаться достаточно одного такта. Однако даже размещение кэш на одной плате с процессором позволяет избежать большого числа циклов ожидания, которые неизбежны при работе с ОП, расположенной на отдельной плате и взаимодействующей с процессором через системную шину. Кроме того, выборка содержимого кэш-памяти может производиться произвольным образом, и, следовательно, в адресном пространстве кэш можно разместить командные циклы с входящими в них командами переходов (передачи управления).
Все это позволяет не только ускорить операции обмена процессор - память, но также снизить загрузку системной магистрали. Последнее стало особенно актуально с возникновением многопроцессорных систем, в которых процессорные элементы располагаются на общей магистрали и имеют общий модуль ОП. Уже отмечалось, что обмен между устройствами ЭВМ по общей магистрали возможен только в неперекрывающиеся моменты времени (т.е. в каждый момент времени с ОП может общаться только один процессор). Поэтому кэш-память оказалась очень удобным инструментом для сокращения числа обращений каждого процессора к ОП, а следовательно, и загрузки системной магистрали ЭВМ.
Таким образом, снижение загрузки системной магистрали является еще одной причиной (помимо ускорения операций обмена процессор – ОП) включения в структуру современных ЭВМ модулей кэш. Кроме того, наличие кэш-памяти достаточного объема позволяет не прерывать работу процессора даже при захвате магистрали каким-либо устройством, т.е. при осуществлении обмена в режиме ПДП.
Производительность кэш-памяти определяется временем доступа к ней и вероятностью удачных обращений, которая зависит от объема кэш и количества слов в блоке (строке), переносимых в кэш при каждом обращении к ОП. С увеличением длины блока возрастает вероятность того, что следующее обращение будет удачным, т.е. необходимая информация окажется в кэш-памяти. Однако эта зависимость нелинейная и имеет свой оптимум в координатах "производительность - стоимость", который обусловлен тем, что увеличение размера блока свыше некоторого оптимального приводит лишь к незначительному увеличению вероятности удачных обращений к кэш.
Полная производительность памяти ЭВМ (при наличии кэш) является функцией времени доступа к кэш, вероятности удачных обращений к кэш и времени обращения к ОП, которое происходит при неудачном обращении к кэш. Численная оценка полной производительности памяти оказывается в этом случае очень сложной задачей, особенно при учете увеличения быстродействия ОП за счет расслоения, и решается только статистическими методами.
При проектировании аппаратного и алгоритмического обеспечения кэш-памяти приходится учитывать большое число различных факторов и, часто взаимоисключающих, требований, поэтому конкретное исполнение кэш-памяти в различных ЭВМ отличается большим разнообразием. В частности, одной из проблем является взаимодействие кэш и ОП при изменении в процессе выполнения программы находящейся в кэш информации. В настоящее время эта задача решается, в основном, двумя путями, каждый из которых определяет тип кэш:
Запоминание новой информации происходит одновременно в кэш и ОП (write through – сквозная запись). При этом в ОП всегда есть последняя копия хранящейся в кэш информации. Это удобно, но длинный цикл ОП снижает производительность процессора.
Запоминание новой информации происходит только в кэш. Копирование ее в ОП происходит только при передаче в другие устройства ЭВМ или при вытеснении из кэш в результате вызова новой информации из ОП (write back – обратная запись).
Задача выбора алгоритма перемещения блоков информации из кэш-памяти в ОП при вызове из ОП новых блоков также не имеет однозначного решения. В большинстве случаев из кэш-памяти удаляется блок информации, который используется наиболее редко либо не использовался дольше других. Возможны и другие алгоритмы замещения. В частности, в кэш с прямым отображением, в котором за каждой ячейкой кэш закреплена определенная группа ячеек ОП, замена информации в ячейках кэш происходит по мере обращения процессора к соответствующей группе ячеек ОП (более подробно этот вопрос рассматривается ниже).
Следует отметить, что наличие кэш-памяти усложняет работу вычислительной системы и требует дополнительного программно- аппаратного обеспечения. В частности, требуется специальный контроллер кэш-памяти, который перехватывает обращения процессора к ОП и обрабатывает их непосредственно сам, без передачи запросов шине.
В качестве примера рассмотрим организацию кэш-памяти в вычислительных системах, построенных на базе 32-разрядного процессора I80386. В архитектуре микропроцессора I80386 за ячейку памяти на аппаратном уровне принята последовательность из восьми смежных бит, т.е. 1 байт. Несмотря на то, что МП I80386 является 32 - разрядным, наибольшая эффективность достигается в нем при обработке 16-разрядных данных, поэтому в качестве машинного слова в данном МП выбраны два объединенных байта.
В вычислительных системах, построенных на базе I80386, управление кэш-памятью осуществляется высокопроизводительным контроллером кэш-памяти I82385. Для инициализации контроллера I82385 не требуется специального программного обеспечения, а сам контроллер программно невидим (прозрачен), поэтому он может быть легко применен в системах с уже существующим программным обеспечением, а разработка нового программного продукта не потребует специфических условий, связанных с этим контроллером. Контроллер обеспечивает прозрачность на шине с помощью наблюдения за шиной ("подслушивание" шины). Наблюдение за шиной реализуется контроллером через интерфейс, аналогичный интерфейсу шины процессора I80386. Благодаря своей прозрачности контроллер кэш-памяти I82385 может быть включен в состав микропроцессорных систем на базе I80386 для работы в конвейерном и неконвейерном режиме и адресации пространства ОП до 4 Гбайт. Обновление ОП выполняется на каждом цикле записи методом "сквозной записи". При этом производительность повышается вследствие выдачи запросов на операции записи через некоторый буфер, позволяющий процессору продолжать работу с кэш-памятью, пока идет обращение к ОП. Если содержимое ячеек ОП, копии которых находятся в кэш, в процессе выполнения программы изменилось, контроллер автоматически обновляет содержимое соответствующих ячеек кэш-памяти.
Очень упрощенная структура кэш вычислительной системы на базе I80386 и I82385 (да в принципе и любой другой) изображена на рис. 22.6. Причем в вычислительных системах на базе I80386 и I82385 используется объединенный кэш команд и данных.
Рис.22.6. Организация кэш-памяти
Как уже отмечалось, пересылка информации из ОП в кэш-память и обратно осуществляется целыми блоками. Для этого ОП также разделяют на блоки от 2 до 16 байт. Если запрашиваемая процессором информация не находится в кэш, то контроллер кэш-памяти обновляет содержимое кэш целым блоком. Размер блока является очень важным параметром, определяющим эффективность работы кэш-памяти. В 32 - разрядных системах контроллер в качестве блока пересылает совокупность данных размером 2-4 слова (4-16 байт). Даже если запрашивается одиночное слово, то все равно осуществляется блочная пересылка. С увеличением блока замедляется модификация кэш, но увеличивается коэффициент попадания. Так, увеличение блока с 4 байт до 8 увеличивает коэффициент попадания на несколько процентов. Однако при этом в кэш размещается меньшее число блоков. А с уменьшением числа блоков растет вероятность операций пересылки блоков между кэш и ОП, поэтому приходится выбирать оптимум (что уже отмечалось). Обычно в вычислительных системах на базе I80386, I82385 работа кэш-памяти организована так, что вероятность удачных обращений достигает 0,95.
При обработке различных классов задач наибольшую эффективность системы кэш-памяти достигают при использовании различных структур, а именно: полностью ассоциативных кэш, кэш с прямым отображением и множественный ассоциативный кэш. Каждая из этих структур имеет свои преимущества и недостатки. В принципе, все эти структуры поддерживаются контроллером кэш I82385 с некоторыми ограничениями. Рассмотрим эти структуры подробнее, полагая, что емкость ОП вычислительной системы составляет 16 Мбайт.
Полностью ассоциативный кэш (рис. 22.7)
Концепция полностью ассоциативного кэш основана на том предположении, что процессор обращается к адресам, лежащим в разных частях ОП, поэтому для обеспечения общей эффективности работы механизм кэш должен поддерживать множественные несвязанные блоки данных. Поскольку между блоками нет в этом случае каких-либо определенных взаимосвязей, в кэш должны записываться полный адрес каждого блока и непосредственно сам блок. При обращении к памяти контроллер кэш-памяти сравнивает полученный адрес с адресами, отображенными на кэш.
Существенным недостатком полностью ассоциативных кэш является то, что всякий раз при обращении к памяти затрачивается время на сравнение адресов в кэш. Следует отметить, что в стандартной конфигурации вычислительных систем на базе процессора I80386 и контроллера кэш-памяти I82385 структура полностью ассоциативного кэш не используется.
Происходит последовательное сравнение ячеек кэш с 22-разрядным полем признака (адресом) без вызова их в контроллер. Такой последовательный процесс сравнения и увеличивает время поиска.
Известно также, что в ряде устройств ассоциативной памяти контроль ассоциации осуществляется последовательно по битам ассоциативного признака. Применительно к данному кэш это означает, что происходит параллельное сравнение 128 бит в i-м разряде адреса, т.е. необходимо выполнить последовательно 22 сравнения, чтобы проанализировать все поле признака (адреса). В специализированных блоках ассоциативной памяти контроль ассоциации осуществляется параллельно по всем ячейкам памяти.
Рис.22.7. Организация полностью ассоциативного кэш
Кэш с прямым отображением (рис. 22.8)
При использовании кэш такого типа ОП условно делится на 256 страниц по 64 Кбайт каждая. Каждая страница имеет свой базовый адрес, задаваемый 8 битами поля признака (старшие разряды адреса ячейки ОП). Объем кэш (банк данных) соответствует объему одной страницы (64 Кбайт). Поле индекса в адресе занимает 16 бит. Из них 14 используются для выбора одного из 16 Кбайт 4 байтовых блоков (ячеек) кэш или ОП (на странице с соответствующим признаком), а два бита определяют один из 4 байтов в блоке, т.е. индекс является ничем иным, как смещением относительно базового адреса (признака).
Рис.22.8. Организация кэш с прямым отображением
Копии блоков с одинаковыми адресами на всех страницах ОП помещаются в одну и ту же ячейку кэш с аналогичным адресом. Таким образом, на один адрес кэш отображаются 256 адресов ОП (256*64 Кбайта = 16 Мбайт). Сам кэш имеет два уровня. Первый уровень образован банком признаков и содержит адресную информацию. В данном случае это базовые адреса страниц ОП (признаки). В некоторых источниках вместо термина признак употребляют тег. Второй уровень состоит из банка данных, в котором содержатся 4 байтовые копии (блоки) ячеек ОП.
Упрощенный алгоритм обращения процессора к памяти состоит в следующем:
14-битный индекс сообщает контроллеру кэш, какую из 16 Кбайт однобайтовых ячеек в банке признаков следует проверить:
8-битный признак, находящийся в указанной ячейке банка признаков, сообщает, какой из 256 возможных 4-байтовых блоков находится по этому адресу (индексу) в ячейке банка данных;
если запрошенный процессором признак совпадает с признаком в банке признаков, возникло совпадение. Если нет, происходит обращение к ОП и осуществляется замена признака и данных в кэш на данные, полученные из ОП.
Рассмотренная структура кэш отличается от предыдущей (полностью ассоциативной) тем, что здесь нет неопределенности в размещении блока данных. Адрес (индекс) указывается непосредственно в запросе процессора, и сравнивать приходится только признак. Это ускоряет процесс обмена.
Недостатком такого типа кэш является то, что на одну ячейку кэш отображается 256 адресов ОП, т.е. одинаковые адреса со всех страниц ОП, поэтому при циклическом обращении процессора к одинаковым адресам хотя бы на двух разных страницах возникает "пробуксовка" кэш. В этом случае при каждом обращении происходит обновление содержимого соответствующей ячейки кэш.
Этой проблемы можно избежать, разрешив любой ячейке в ОП направляться по мере необходимости не в одну, а в две или более ячеек кэш. При этом увеличивается коэффициент попаданий, но и усложняется алгоритм обращения к памяти.
Двухвходовый множественный ассоциативный кэш (рис. 22.9)
Множественный ассоциативный кэш занимает промежуточное положение между полностью ассоциативным кэш и кэш с прямым отображением. Из приведенной структурной схемы следует, что банк признаков и банк данных, используемые в кэш с прямым отображением, в данном случае разбиваются на два блока, в каждом из которых есть свой банк признаков и банк данных емкостью 32 Кбайт.
Рис.22.9. Организация двухвходового множественного ассоциативного кэш
Оба блока кэш имеют одинаковую адресацию, т.е. индекс изменяется от 0000 до 7FFC. При использовании кэш такого типа ОП делится уже не на 256 страниц, а на 512, каждая из которых имеет свой 9-разрядный признак (базовый адрес) от 000 до 1FF (32 Кбайт). Данные из ОП могут быть помещены в любую из двух ячеек с соответствующим индексом (смещением) банков данных, относящимся к разным блокам кэш. В соответствии с принятым алгоритмом контроллер кэш I82385 помещает новый блок данных из ОП в ту из двух ячеек, содержимое которой наиболее долго не использовалось.
Алгоритм обращения к памяти полностью аналогичен описанному ранее для кэш с прямым отображением, за исключением того, что в данном случае контроллеру приходится одновременно проверять две ячейки с одинаковыми индексами (смещением) в обоих блоках кэш. Изменился также формат адресных полей.
Производительность для двухвходового ассоциативного кэш примерно на 1% выше, чем у кэш с прямым отображением. Возможно построение четырёхвходовых и более множественных ассоциативных кэш, состоящих из четырёх и более блоков с одинаковой адресацией. При этом увеличивается производительность, но и усложняется алгоритм обращения к памяти.
В заключение следует отметить, что в вычислительных системах на базе процессора I80386 в стандартной конфигурации контроллер кэш I82385 поддерживает работу двухвходового множественного ассоциативного кэш и кэш с прямым отображением.
В современных ЭВМ, построенных на базе мощных процессоров, происходит дальнейшее расслоение внутренней памяти и, прежде всего, расслоение кэш. Быстродействующий внутрикристальный кэш первого уровня и более "медленный" внешний кэш второго уровня являются обязательными компонентами всех современных IBM PC. Взаимодействие кэш обоих уровней строится по принципам, аналогичным принципам взаимодействия остальных иерархических слоев памяти – минимизация числа обращений более быстродействующего слоя к менее быстродействующему. Дальнейшее увеличение производительности процессоров неизбежно повлечет за собой и дальнейшее расслоение кэш-памяти ЭВМ.
- Министерство образования и науки, молодёжи и спорта украины
- Одесский национальный политехнический университет
- Институт компьютерных систем
- Кафедра информационных систем
- Министерство образования и науки, молодёжи и спорта украины
- Одесский национальный политехнический университет
- Институт компьютерных систем
- Кафедра информационных систем
- Содержание
- Тема1. Формы представления информации 10
- Тема 2. Логические основы построения элементов 16
- Тема 3. Схемотехника комбинационных узлов 29
- Тема 4. Схемотехника цифровых элементов 70
- Тема 5. Схемотехника цифровых узлов 108
- Тема 6. Интегрированные системы элементов 138
- Тема 7. Схемотехника аналоговых узлов 179
- Тема 8. Схемотехника обслуживающих элементов 208
- Тема 14. Структуры микропроцессорных систем 293
- Тема 15. Схемы поддержки мп на системных платах 340
- Тема 16. Некоторые вопросы развития архитектуры эвм 357
- Тема 17. Risk – процессоры 387
- Тема 18. Суперкомпьютеры. Параллельные вычислительные системы 399
- Список литературы 450 Тема1. Формы представления информации Лекция 1. Основные понятия
- Тема 2. Логические основы построения элементов Лекция 2.
- 2.1. Основные понятия, определения и законы Булевой алгебры
- Формы задания Булевой функции
- 2.2. Простейшие модели логических элементов и система их параметров
- 2.3. Типы выходных каскадов цифровых элементов
- 2.4. Системы (серии) логических элементов и их основные характеристики
- 2.5 Контрольные вопросы
- Тема 3. Схемотехника комбинационных узлов Лекция 3
- 3.1 Общие сведения
- 3.2. Шифраторы, дешифраторы и преобразователи кодов: назначения, виды, функционирование, принципы построения
- 3.3. Синтез кс на основе дешифраторов
- 3.4. Мультиплексоры и демультиплексоры
- 3.5. Шинные формирователи
- 3.6 Синтез кс на основе мультиплексоров
- 3.7. Компараторы
- 3.8 Сумматоры
- 3.9. Арифметико-логические устройства
- 3.10. Матричные умножители
- 3.11 Постановка и методы решения задач синтеза комбинационных узлов
- 3.11.1 Синтез комбинационных узлов
- 3.11.2 Основные факторы, которые должны быть учтены при построении принципиальных схем
- 3.11.2.1 Питающие напряжения ис
- 3.11.2.2 Уровни логических сигналов
- 3.11.2.3 Нагрузочная способность
- 3.11.2.4 Коэффициент объединения по входу
- 3.11.2.5 Быстродействие
- 3.11.2.6 Помехоустойчивость
- 3.11.2.7 Рассеиваемая мощность
- 3.11.2.8. Использование элементов, имеющих выходы с третьим состоянием или с открытым коллектором
- 3.12 Критерии оценки качества технической реализации кс
- 3.13 Контрольные вопросы
- Тема 4. Схемотехника цифровых элементов Лекция 4
- 4.1 Последовательностные цифровые схемы
- 4.2. Схемотехника триггерных устройств
- 4.3. Асинхронные триггеры
- 4.4. Синхронные триггеры
- Rs триггер с синхронизацией по уровню
- Синхронный rs триггер с синхронизацией по фронту
- 4.5 Методы построения триггеров одного типа на базе триггеров другого типа
- Проектирование триггеров на основе rs-триггера
- Метод преобразования характеристических уравнений
- Метод сравнения характеристических уравнений
- Использование jk-триггера
- 4.6 Регистры и регистровые файлы
- 4.6.1 Регистры памяти
- 4.6.2 Сдвигающие регистры
- 4.6.3 Универсальные регистры
- 4.7 Счётчики
- 4.7.1 Счетчики с непосредственными связями и последовательным переносом
- 4.7.2 Счетчики с параллельным переносом
- 4.7.3 Реверсивный счетчик с последовательным переносом
- 4.7.4 Двоично-кодированные счётчики с произвольным модулем
- Построение счетчика методом модификации межразрядных связей
- Построение счетчика методом управления сбросом
- 4.8 Распределители тактов
- 4.8.1 Распределители импульсов и распределители уровней
- 4.8.2 Кольцевой регистр сдвига
- 4.8.3 Счётчик Джонсона
- 4.9 Контрольные вопросы
- Тема 5. Схемотехника цифровых узлов Лекция 5
- 5.1 Цифровые автоматы и их разновидности
- 5.2 Абстрактный и структурный автоматы
- 5.3. Способы описания и задания автоматов
- 5.4. Связь между моделями Мура и Мили
- 5.5. Минимизация числа внутренних состояний полностью определенных автоматов
- 5.6. Принцип микропрограммного управления. Понятия об операционном и управляющем автоматах
- Операционные элементы
- 5.7. Граф - схемы алгоритмов (гса) и их разновидности. Способы задания гса, требования к ним
- 5.8. Абстрактный синтез микропрограммных управляющих автоматов Мили и Мура
- 5.8.1. Синтез автомата Мили
- 5.8.2. Синтез автомата Мура
- 5.9. Структурный синтез микропрограммных управляющих автоматов Мили и Мура
- 5.9.1. Структурный синтез автомата Мили
- 5.9.2. Структурный синтез автомата Мура
- 5.10. Синтез автомата Мура на базе регистра сдвига
- 5.11. Контрольные вопросы
- Тема 6. Интегрированные системы элементов Лекция 6. Программируемые логические устройства
- 6.1 Основные физические принципы программирования плм и плис
- 6.1.1 Метод плавких перемычек
- 6.1.2 Метод наращиваемых перемычек
- 6.1.3 Устройства, программируемые фотошаблоном
- 6.1.4 Стираемые программируемые постоянные запоминающие устройства
- 6.1.5. Электрически стираемые программируемые постоянные запоминающие устройства
- 6.1.6. Flash - технология
- 6.1.7. Статическое оперативное запоминающее устройство
- 6.1.8. Сравнительная таблица технологий программирования
- 6.2 Простые и сложные плу
- 6.2.1 Ппзу
- 6.2.2 Программируемые логические матрицы
- 6.2.3. Программируемые матрицы pal и gal
- 6.2.4 Дополнительные программируемые опции
- 6.2.5 Сложные плу
- 6.3. Контрольные вопросы
- Лекция 7. Программируемые логические интегральные схемы
- 7.1 Мелко-, средне- и крупномодульные архитектуры
- 7.2 Логические блоки на мультиплексорах и таблицах соответствия
- 7.3 Таблицы соответствия, распределённое озу, сдвиговые регистры
- 7.4 Конфигурируемые логические блоки, блоки логических символов, секции
- 7.5 Секции и логические ячейки
- 7.6 Конфигурируемые логические блоки clb и блоки логических массивов lab
- 7.7. Контрольные вопросы
- Лекция 8
- 8.1 Дополнительные встроенные функции
- 8.1.1 Схемы ускоренного переноса
- 8.1.2 Встроенные блоки озу
- 8.1.3 Встроенные умножители, сумматоры и блоки умножения с накоплением
- 8.1.4 Аппаратные и программные встроенные микропроцессорные ядра
- 8.2 Дерево синхронизации и диспетчеры синхронизации
- 8.2.1 Дерево синхронизации
- 8.2.2 Диспетчер синхронизации
- 8.3. Системы с перестраиваемой архитектурой
- 8.4. Программируемый пользователем массив узлов
- 8.4.1. Технология picoArray компании picoChip
- 8.4.2 Технология адаптивных вычислительных машин компании QuickSilver
- 8.5. Контрольные вопросы
- Тема 7. Схемотехника аналоговых узлов Лекция 9. Операционные усилители
- 9.1. Идеальный операционный усилитель
- 9.2. Основные схемы включения операционного усилителя
- 9.2.1. Дифференциальное включение
- 9.2.2. Инвертирующее включение
- 9.2.3 Неинвертирующее включение
- 9.3 Функциональные устройства на операционных усилителях
- 9.3.1 Схема масштабирования
- 9.3.2 Схема суммирования
- 9.3.3 Схема интегрирования
- 9.3.4 Схема дифференцирования
- 9.3.5 Источники напряжения, управляемые током
- 9.3.6 Источники тока, управляемые напряжением
- 9.4 Активные электрические фильтры на оу
- 9.5 Схемы нелинейного преобразования на оу
- 9.6 Генераторы сигналов на оу
- 9.7. Контрольные вопросы
- Лекция 10
- 10.1. Изолирующие усилители
- 10.2. Аналоговые компараторы
- 10.3. Источники опорного напряжения
- 10.4. Аналоговые коммутаторы
- 10.5. Оптореле
- 10.6. Устройства выборки-хранения
- 10.7. Цифроаналоговые преобразователи
- 10.8. Аналого-цифровые преобразователи
- 10.9. Контрольные вопросы
- Тема 8. Схемотехника обслуживающих элементов Лекция 11
- 11.1 Сопряжение цифровых микросхем, изготовленных по разным технологиям, и сопряжение с интерфейсами
- 11.2 Управление входами ттл и кмоп
- 11.3 Дискретное управление нагрузкой от элементов ттл и кмоп
- 11.4 Передача цифровых сигналов на небольшие расстояния
- 11.5 Контрольные вопросы
- Тема 9. Источники питания. Схемотехника комбинаторных узлов Лекция 12
- 12.1. Схемотехника линейных стабилизаторов напряжения
- 12.2 Импульсные стабилизаторы напряжения
- 12.3 Инверторные схемы
- 12.4 Контрольные вопросы
- Тема10. Цифровые компьютеры Лекция 13
- 13.1. Принципы действия цифровых компьютеров
- 13.2. Понятие о системе программного (математического) обеспечения эвм
- 13.3. Большие эвм общего назначения
- 13.3.1. Каналы
- 13.3.2. Интерфейс
- 13.4. Малые эвм
- 13.5. Контрольные вопросы
- Тема 11. Запоминающие устройства Лекция 14
- 14.1 Структура памяти эвм
- 14.2 Способы организации памяти
- 14.2.1 Адресная память
- 14.2.2 Ассоциативная память
- 14.2.3 Стековая память (магазинная)
- 14.3. Структуры адресных зу
- 14.3.1. Зу типа 2d
- 14.3.2. Зу типа 3d
- 14.3.3. Зу типа 2d-m
- 14.4 Постоянные зу (пзу, ппзу)
- 14.5. Флэш-память
- 14.6. Контрольные вопросы
- Тема 12. Процессоры Лекция 15
- 15.1 Операционные устройства (алу)
- 15.2 Управляющие устройства
- 15.2.1. Уу с жёсткой логикой
- 15.2.2 Уу с хранимой в памяти логикой
- 15.2.2.1. Выборка и выполнение мк
- 15.2.2.2. Кодирование мк
- 15.2.2.3. Синхронизация мк
- 15.3. Контрольные вопросы
- Тема 13. Универсальные микропроцессоры Лекция 16. Архитектура процессора кр580вм80
- 16.1. Регистры данных
- 16.2. Арифметико-логическое устройство
- 16.3. Регистр признаков
- 16.4. Блок управления
- 16.5. Буферы
- 16.6. Мп с точки зрения программиста
- 16.7. Форматы данных в кр580вм80
- 16.8. Форматы команд в кр580вм80
- 16.9. Способы адресации
- 16.10. Контрольные вопросы
- Лекция 17. Система команд кр580вм80
- 17.1. Пересылки однобайтовые
- 17.2. Пересылки двухбайтовые
- 17.3. Операции в аккумуляторе
- 17.4. Операции в рон и памяти
- 17.5. Команды управления
- 17.6. Контрольные вопросы
- Тема 14. Структуры микропроцессорных систем Лекция 18. Общие принципы
- 18.1. Системный интерфейс микро-эвм. Цикл шины
- 18.2. Промежуточный интерфейс
- 18.3. Принципы организации ввода/вывода информации в микропроцессорную систему
- 18.4. Контрольные вопросы
- Лекция 19. Принципы организации систем прерывания программ
- 19.1. Характеристики систем прерывания
- 19.2. Возможные структуры систем прерывания
- 19.3. Организация перехода к прерывающей программе
- 19.3.1. Реализация фиксированных приоритетов
- 19.3.2. Реализация программно-управляемых приоритетов
- 19.4. Контрольные вопросы
- Лекция 20. Принципы организации систем прямого доступа в память
- 20.1. Способы организации доступа к системной магистрали
- 20.2. Возможные структуры систем пдп
- 20.3. Организация обмена в режиме пдп
- 20.3.1. Инициализация средств пдп
- 20.3.2. Радиальная структура ( Slave dma)
- 20.3.3. Радиальная структура (Bus master dma)
- 20.3.4. Цепочечная структура ( Bus master dma)
- 20.3.5. Принципы организации арбитража магистрали
- 20.4. Микропроцессорная система на основе мп кр580вм80а
- 20.5. Контрольные вопросы
- Тема 15. Схемы поддержки мп на системных платах Лекция 21
- 21.1. Эволюция шинной архитектуры ibm pc
- 21.1.1. Локальная системная шина
- 21.1.2. Шина расширения
- 21.1.2.1. Шина расширения isa
- 21.1.2.2. Шина расширения mca
- 21.1.2.3. Шина расширения eisa
- 21.1.3. Локальные шины расширения
- 21.1.3.1. Локальная шина vesa (vlb)
- 21.1.3.2. Локальная шина pci
- 21.2. Современные схемы поддержки мп на системных платах
- 21.2.1. Чипсет GeForce 9300/9400 фирмы nvidia
- 21.2.3. Чипсет Intel z68 для платформы Socket 1155
- 21.3. Контрольные вопросы
- Тема 16. Некоторые вопросы развития архитектуры эвм Лекция 22
- 22.1. Теги и дескрипторы. Самоопределяемые данные
- 22.2. Методы оптимизации обмена процессор-память
- 22.2.1. Конвейер команд
- 22.2.2. Расслоение памяти
- 22.2.3. Буферизация памяти
- 22.3. Динамическое распределение памяти. Виртуальная память
- 22.3.1. Виртуальная память
- 22.3.2. Сегментно-страничная организация памяти
- 22.4. Контрольные вопросы
- Лекция 23. Защита памяти
- 23.1. Защита отдельных ячеек памяти
- 23.2. Метод граничных регистров
- 23.3. Метод ключей защиты
- 23.4. Алгоритмы управления многоуровневой памятью
- 23.5. Контрольные вопросы
- Тема 17. Risk – процессоры Лекция 24
- 24.1. Общая характеристика risk - процессоров
- 24.2. Arm архитектура
- 24.2.1. Дополнительные технологии
- 24.2.2. Ядро arm7tdmi
- 24.2.3. Семейство arm10 Tumb
- 24.3. Контрольные вопросы
- Тема 18. Суперкомпьютеры. Параллельные вычислительные системы Лекция 25
- 25.1. Смена приоритетов в области высокопроизводительных вычислений
- 25.2. Сферы применения многоядерных процессоров и многопроцессорных вычислительных систем
- 25.3. Классификация архитектур вычислительных систем по степени параллелизма обработки данных
- 25.4. Архитектуры smp, mpp и numa
- 25.5. Организация когерентности многоуровневой иерархической памяти
- 25.6. Pvp архитектура
- 25.7. Контрольные вопросы
- Лекция 26. Кластерная архитектура
- 26.1. Архитектура связи в кластерных системах
- 26.2. Коммутаторы для многопроцессорных вычислительных систем.
- 26.2.1. Простые коммутаторы
- 26.2.2. Составные коммутаторы
- 26.2.2.1. Коммутатор Клоза
- 26.3. Контрольные вопросы
- Лекция 27. Высокопроизводительные многоядерные процессоры для встраиваемых приложений
- 27.1. Процессоры Tile-64/64Pro компании Tilera
- 27.4. Мультипроцессор Cell
- 27.4.1. Общая структура процессора Cell
- 27.4.2. Структура процессорного элемента Power (ppe)
- 27.4.3. Структура spe — "синергичного" процессорного элемента
- 27.5. Альтернативная технология построения многоядерных систем на кристалле — atac
- 27.5.1. Основные идеи архитектуры atac
- 27.5.2. Ключевые элементы технологии атас
- 27.5.3. Структура межъядерных связей
- 27.5.4. Передача данных и согласование кэш-памяти
- 27.6. Контрольные вопросы
- Список литературы