27.4 Схема проверки на чётность/нечётность
Схема проверки на чётность/нечётность – это КЦУ, сигнал на выходе которого будет активным, если количество единиц в поданном на вход двоичном наборе чётно/нечётно.
УГО типичной схемы проверки на чётность/нечётность приведено на рисунке 27.6. Описание работы схемы проверки на чётность/нечётность в таблице 27.3.
Наиболее важным применением схем проверки на четность/нечетность является проверка ситуации когда полученные с линии или извлеченные из памяти данные искажены ошибкой и использовать их нельзя. Общая схема организации контроля показана на рисунке 27.7.
Рисунок 27.6 – УГО Схемы проверки на четность/нечетность
Таблица 27.3 – Таблица истинности схемы проверки на четность/нечетность
Входы | Выход чётности | |||
D0 | D1 | D2 | D3 | Q0 |
0 | 0 | 0 | 0 | 1 |
0 | 0 | 0 | 1 | 0 |
0 | 0 | 1 | 0 | 0 |
0 | 0 | 1 | 1 | 1 |
0 | 1 | 0 | 0 | 0 |
0 | 1 | 0 | 1 | 1 |
0 | 1 | 1 | 0 | 1 |
0 | 1 | 1 | 1 | 0 |
1 | 0 | 0 | 0 | 0 |
1 | 0 | 0 | 1 | 1 |
1 | 0 | 1 | 0 | 1 |
1 | 0 | 1 | 1 | 0 |
1 | 1 | 0 | 0 | 1 |
1 | 1 | 0 | 1 | 0 |
1 | 1 | 1 | 0 | 0 |
1 | 1 | 1 | 1 | 1 |
Рисунок 27.7 – Схема организации контроля линии связи
Работает представленная схема следующим образом. На n-входовом элементе формируется признак четности Р числа, который в качестве дополнительного (n+1)-го контрольного разряда (parity bit) отправляется вместе с передаваемым словом в линию связи или запоминающее устройство. Передаваемое (n+1)-разрядное слово имеет всегда нечетное число единиц. Если в исходном слове оно было нечетным, то функция от такого слова равна 0, и нулевое значение контрольного разряда не меняет числа единиц при передаче слова. Если же число единиц в исходном слове было четным, то контрольный разряд Р для такого числа будет равен 1 и результирующее число единиц в передаваемом (n+1)-разрядном слове станет нечетным. Вид контроля, когда по линии передается нечетное число единиц, по строгой терминологии называют контролем по нечетности.
На приемном конце линии или после чтения из памяти от полученного (n+1)-разрядного слова снова берется свертка по четности. Если значение этой свертки равно 1, то или в передаваемом слове, или в контрольном разряде при передаче или хранении произошла ошибка. Столь простой контроль не позволяет исправить ошибку, но он, по крайней мере, дает возможность при обнаружении ошибки исключить неверные данные, затребовать повторную передачу и т.д.
Контроль по четности – самый дешевый по аппаратурным затратам вид контроля, и применяется он очень широко. Практически любой канал передачи цифровых данных или запоминающее устройство, если они не имеют какого-либо более сильного метода контроля, защищены контролем по четности.
Микросхемы, выполняющие функции схемы проверки на чётность/нечётность кодируются буквами ИП.
Лекция № 28
СУММАТОРЫ
- 24.1 Термины и определения цифровой электроники
- 24.2 Системы счисления, применяемые при разработке
- 24.2.1 Перевод чисел из одной системы счисления в другую
- 24.2.2 Перевод целых чисел из двоичной системы счисления
- 24.2.3 Перевод целых чисел из шестнадцатеричной системы
- 24.2.4 Перевод целых чисел из двоичной системы счисления
- 24.2.5 Перевод целых чисел из десятичной системы счисления
- 24.3 Функции алгебры логики
- 24.3.1 Функции алгебры логики одного аргумента
- 24.3.2 Функции алгебры логики двух аргументов
- 24.3.3 Функции конституенты
- 24.4 Принцип двойственности
- 24.5 Теоремы булевой алгебры
- 25.1 Семейства цифровых микросхем
- 25.2 Основные параметры семейств
- 25.3 Типы выводов в цифровых компонентах
- 25.4 Система кодированного обозначения цифровых
- 26.1 Классификация цифровых устройств
- 26.2 Кцу, реализующие элементарные логические функции
- 26.3 Дешифраторы
- 26.4 Шифраторы
- 27.1 Мультиплексоры
- 27.2 Демультиплексоры
- 27.3 Цифровые компараторы
- 27.4 Схема проверки на чётность/нечётность
- 28.1 Общее определение сумматора
- 28.2 Классификация сумматоров
- 28.3 Двоичный полусумматор
- 28.4 Одноразрядный двоичный сумматор
- 28.5 Многоразрядный сумматор параллельного действия
- 29.1 Последовательностные цифровые устройства
- 29.2 Общее определение триггеров
- 29.3 Классификация триггеров
- 29.4 Асинхронный rs-триггер
- 29.5 Синхронный rs-триггер
- 29.6 Двухступенчатый rs-триггер
- 29.7 D-триггер
- 29.8 Универсальный jk-триггер
- 29.9 Т-триггер
- 29.10 Синхронные триггеры с динамическим управлением
- 29.11 Взаимные преобразования триггеров
- 30.1 Общее определение регистров
- 30.2 Классификация регистров
- 30.3 Регистр памяти
- 30.4 Регистр сдвига
- 30.5 Регистр с параллельным приемом и последовательной
- 30.6 Регистр с последовательным приемом и параллельной
- 30.7 Универсальный регистр
- 30.8 Регистр последовательного приближения
- 31.1 Общее определение счетчиков
- 31.2 Классификация счетчиков
- 31.3 Асинхронные счетчики
- 31.4 Построение счётчиков с произвольным модулем счёта
- 31.5 Синхронные счетчики с асинхронным переносом
- 31.6 Синхронные счетчики
- Литература
- Содержание
- Электроника и микропроцессорная техника