30.4 Регистр сдвига
Регистр сдвига – это регистр с последовательным приёмом и последовательной выдачей информации. Данный регистр имеет один информационный вход и один выход. Все операции в данном регистре осуществляются по сигналу стробирования на входе С (то есть регистр сдвига синхронный). Регистр сдвига, как правило, имеет разрядность, кратную 8. Входом регистра сдвига является вход первого разряда, выходом – выход последнего разряда. Таким образом, состояние выхода регистра сдвига отображает состояние входа, бывшее за n (n – разрядность регистра) тактов сигнала стробирования С до текущего момента времени.
Основное назначение данного регистра – регистр задержки. Информация со входа появляется на выходе с временной задержкой на n периодов сигнала стробирования. Внутренняя структурная схема регистра сдвига приведена на рисунке 30.5, а, УГО на рисунке 30.5, б, временные диаграммы, иллюстрирующие работу регистра сдвига, – на рисунке 30.6.
а) б)
а – внутренняя структурная схема; б – УГО регистра сдвига
Рисунок 30.5 – Регистр сдвига
Рисунок 30.6 – Временные диаграммы работы регистра
Регистр сдвига строится на основе последовательно включенных D-триггеров (выход предыдущего разряда соединяется со входом D следующего разряда). Входы С всех регистров объединяются.
Одно из интересных применений сдвигового регистра – это генератор случайной последовательности сигналов или случайной последовательности кодов. Строго говоря, последовательности будут не полностью случайные, а квазислучайные, то есть будут периодически повторяться, но период этот довольно большой. Случайные последовательности сигналов и кодов широко применяются в тестирующей аппаратуре, в генераторах шума, в логических игровых устройствах.
Задача состоит в том, чтобы выходной сигнал или код менял свое состояние случайно (или почти случайно). Сигнал должен случайно переключаться из 0 в 1 и из 1 в 0, а код должен случайно принимать значения из диапазона от 0 до (2N–1), где N – число разрядов кода (например, от 0 до 255 при 8-разрядном коде). Псевдослучайные последовательности имеют то преимущество перед истинно случайными, что они – предсказуемые и периодические, но в этом же и их недостаток.
Структура генератора квазислучайной последовательности на сдвиговом регистре очень проста (рисунок 30.7).
Рисунок 30.7 – Структура генератора псевдослучайной
последовательности
Она представляет собой регистр сдвига с параллельными выходами, несколько (минимум два) выходных сигналов которого объединены с помощью элемента Исключающее ИЛИ, с выхода которого сигнал подается на вход регистра, замыкая схему в кольцо. Схема тактируется сигналом с частотой fT.
Выбор номеров разрядов для подключения обратной связи представляет собой непростую задачу, но существуют справочные таблицы, в которых они приведены. В любом случае одна из точек подключения – выход старшего разряда. В таблице 30.2 приведены точки подключения обратной связи для регистров сдвига с разным количеством разрядов N (номера разрядов считаются от нуля).
Из таблицы видно, что выгоднее брать число разрядов, не кратное 8, например, 7, 15 или 31. В этом случае для обратной связи используются всего лишь два выхода, то есть достаточно одного двухвходового элемента Исключающее ИЛИ. Период выходной последовательности генератора составляет (2N–1) тактов, где N – количество разрядов регистра сдвига. За это время каждое из возможных значений выходного кода (кроме одного) встречается один раз. Количество единиц в выходном сигнале больше количества нулей на единицу.
Таблица 30.2 – Точки подключения обратной связи
Разрядность | 7 | 8 | 15 | 16 | 24 | 31 |
Выходы | 6, 5 | 7, 6, 4, 2 | 14, 13 | 15, 13, 12, 10 | 23, 22, 21, 16 | 30, 17 |
Выходной код 000…0 представляет собой запрещенное состояние, так как он блокирует работу генератора, воспроизводя сам себя снова и снова. Но в то же время получиться такой нулевой код может только сам из себя, поэтому достаточно обеспечить, чтобы его не было при включении питания схемы.
Частоты в спектре выходного сигнала будут следовать с интервалом (fT/2N–1), а огибающая спектра будет практически постоянной до частоты 0,25fT, то есть шум до этой частоты можно считать белым (спад в 3 дБ происходит на частоте 0,45 fT).
На рисунке 30.8 показана практическая схема генератора псевдослучайной последовательности на 31-разрядном сдвиговом регистре. Обратная связь осуществляется с выходов 30 и 17 регистра через двухвходовой элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с инвертором.
Рисунок 30.8 – 31-разрядный генератор псевдослучайной
последовательности на регистрах сдвига
Из-за применения инвертора запрещенным состоянием генератора является код 1111...1 (а не код 000...0), который в данном случае исключается очень просто – начальным сбросом регистров в нуль при включении питания по сигналу Сброс. Генератор выдает квазислучайную последовательность 31-разрядных кодов со всех выходов регистра, а также квазислучайную последовательность нулей и единиц на любом из выходов регистра. Такой генератор использовала известная фирма Hewlett–Packard в своем генераторе шума.
- 24.1 Термины и определения цифровой электроники
- 24.2 Системы счисления, применяемые при разработке
- 24.2.1 Перевод чисел из одной системы счисления в другую
- 24.2.2 Перевод целых чисел из двоичной системы счисления
- 24.2.3 Перевод целых чисел из шестнадцатеричной системы
- 24.2.4 Перевод целых чисел из двоичной системы счисления
- 24.2.5 Перевод целых чисел из десятичной системы счисления
- 24.3 Функции алгебры логики
- 24.3.1 Функции алгебры логики одного аргумента
- 24.3.2 Функции алгебры логики двух аргументов
- 24.3.3 Функции конституенты
- 24.4 Принцип двойственности
- 24.5 Теоремы булевой алгебры
- 25.1 Семейства цифровых микросхем
- 25.2 Основные параметры семейств
- 25.3 Типы выводов в цифровых компонентах
- 25.4 Система кодированного обозначения цифровых
- 26.1 Классификация цифровых устройств
- 26.2 Кцу, реализующие элементарные логические функции
- 26.3 Дешифраторы
- 26.4 Шифраторы
- 27.1 Мультиплексоры
- 27.2 Демультиплексоры
- 27.3 Цифровые компараторы
- 27.4 Схема проверки на чётность/нечётность
- 28.1 Общее определение сумматора
- 28.2 Классификация сумматоров
- 28.3 Двоичный полусумматор
- 28.4 Одноразрядный двоичный сумматор
- 28.5 Многоразрядный сумматор параллельного действия
- 29.1 Последовательностные цифровые устройства
- 29.2 Общее определение триггеров
- 29.3 Классификация триггеров
- 29.4 Асинхронный rs-триггер
- 29.5 Синхронный rs-триггер
- 29.6 Двухступенчатый rs-триггер
- 29.7 D-триггер
- 29.8 Универсальный jk-триггер
- 29.9 Т-триггер
- 29.10 Синхронные триггеры с динамическим управлением
- 29.11 Взаимные преобразования триггеров
- 30.1 Общее определение регистров
- 30.2 Классификация регистров
- 30.3 Регистр памяти
- 30.4 Регистр сдвига
- 30.5 Регистр с параллельным приемом и последовательной
- 30.6 Регистр с последовательным приемом и параллельной
- 30.7 Универсальный регистр
- 30.8 Регистр последовательного приближения
- 31.1 Общее определение счетчиков
- 31.2 Классификация счетчиков
- 31.3 Асинхронные счетчики
- 31.4 Построение счётчиков с произвольным модулем счёта
- 31.5 Синхронные счетчики с асинхронным переносом
- 31.6 Синхронные счетчики
- Литература
- Содержание
- Электроника и микропроцессорная техника